हुआवेई के सेमीकंडक्टर प्रमुख, हे तिनबो ने SoC Kirin 2026 पर प्राप्त नए माप प्रस्तुत किए। ये डेटा कंपनी के टाऊ (τ) स्केलिंग नियम की पुष्टि करते हैं और सीधे तौर पर इस दावे का खंडन करते हैं कि त्रि-आयामी लॉजिकल स्टैकिंग अनिवार्य रूप से अत्यधिक गर्मी का कारण बनती है। यह लेख मई और जुलाई में प्रस्तुत पिछले संस्करणों के बाद ChinaXiv पर प्रकाशित किया गया था।
कार्य में इस बात पर जोर दिया गया है कि टाऊ स्केलिंग के संदर्भ में गर्मी 'सबसे गंभीर मुद्दा' है, हालांकि Kirin सिलिकॉन नमूने विपरीत प्रवृत्ति प्रदर्शित करते हैं। मीडिया सारांशों के अनुसार, ट्रांजिस्टर घनत्व में लगभग 55% की वृद्धि हुई है, जो पिछले Kirin पीढ़ी के लगभग 155 मिलियन की तुलना में प्रति वर्ग मिलीमीटर 238 मिलियन तक पहुंच गया है।
तुलनीय प्रदर्शन पर ऊर्जा खपत में कमी देखी गई: NPU की शक्ति में लगभग 66%, GPU की शक्ति में 58%, और CPU कोर की ऊर्जा खपत में 41% की कमी आई। विशेष रूप से, Kirin 2026 ने क्लॉक आवृत्ति में 63% की कमी और वोल्टेज को 0.85 V से 0.55 V तक कम करने पर NPU के लिए 29 TOPS AI कम्प्यूटेशनल क्षमता प्रदान की, जिसके परिणामस्वरूप पावर घनत्व में लगभग 73% की गिरावट आई। अधिकतम भार पर, स्टैक्ड NPU 70 TOPS तक पहुंच सकता है, जो आधार तुलना के आंकड़ों से दोगुने से अधिक है।
GPU वोल्टेज में लगभग 200 mV की कमी के साथ 61 फ्रेम प्रति सेकंड की दर बनाए रखने में सक्षम था। इन सुधारों के पीछे वास्तुशिल्प समाधान LogicFolding है - एक प्रक्रिया जो हाइब्रिड इंटरकनेक्शन का उपयोग करके प्लेनर लॉजिक को परतों में स्टैक करती है, जिससे लंबी क्षैतिज तारों को छोटी ऊर्ध्वाधर कनेक्शन से बदला जा सकता है। हुआवेई का दावा है कि यह महत्वपूर्ण पथ वायरिंग की जटिलता और डेटा ट्रांसमिशन पर प्रतिरोधक-संधारित्र लागत को कम करता है, क्योंकि लेखकों के अनुसार, चिप की अधिकांश शक्ति арифметиक संचालन के बजाय इंटरकनेक्शन की ऊर्जा द्वारा उपभोग की जाती है। दिए गए संकेतकों में से एक क्लॉक आवृत्ति बफ़र्स को लगभग 43,600 से घटाकर 19,000 दिखाता है।
Kirin 2026 पर परिपक्व प्रौद्योगिकी नोड पर 1.5 माइक्रोमीटर बॉन्डिंग पिच के साथ 50 मिलियन ऊर्ध्वाधर कनेक्शन इंगित किए गए हैं, और बाद के Kirin मॉडल में पिच को और संकीर्ण करने की योजना है। हालांकि, सुधार सभी ब्लॉकों में समान रूप से वितरित नहीं हैं। जटिल आर्किटेक्चर में बनाया गया प्रारंभिक DSP ने ऊर्जा खपत को 25% तक कम कर दिया, लेकिन 40% क्षेत्र में कमी के कारण पावर घनत्व में 24% की वृद्धि हुई; हे बताते हैं कि Kirin 2027 के लिए DSP का बाद का विकास प्लानर बेस स्तर से नीचे घनत्व पर ऊर्जा खपत को 47% तक कम करता है।
CPU ब्लॉकों में सुधार कम स्पष्ट हैं, क्योंकि अनुक्रमिक कार्यभार NPU या GPU ब्लॉकों की तरह समानांतरण के माध्यम से वोल्टेज रिजर्व का आसानी से उपयोग नहीं कर सकते। हे इस बात पर जोर देते हैं कि टाऊ समय स्केलिंग का नियम है, न कि ऊर्जा दक्षता में स्वचालित लाभ: यदि डेवलपर्स केवल आवृत्ति बढ़ाने के लिए समय रिजर्व का उपयोग करते हैं, तो चिप्स अधिक ऊर्जा का उपभोग कर सकते हैं। आगे के काम में हाइब्रिड इंटरकनेक्शन पिच को परिष्कृत करना, सब्सट्रेट विक्षेपण से लड़ना, नैनोमीटर संरेखण और EDA विकसित करना शामिल है जो थर्मल, वोल्टेज और लेआउट मापदंडों का सह-मॉडलिंग करता है। अनिवार्य रूप से, यह कहानी नए फोन के रिलीज के बारे में नहीं है, बल्कि सिलिकॉन आर्किटेक्चर के बारे में है, क्योंकि उत्पादन के लिए डिज़ाइन किए गए Kirin के सिलिकॉन पर मापा गया घनत्व और ऊर्जा खपत इस बात का प्रमाण है कि टोपोलॉजिकल स्टैकिंग नई लिथोग्राफी चरण की प्रतीक्षा किए बिना मूर के बाद प्रदर्शन रिजर्व प्रदान कर सकती है।