बीजिंग विश्वविद्यालय और चाइनीज एकेडमी ऑफ साइंसेज के शंघाई इंस्टीट्यूट ऑफ माइक्रोसिस्टम्स के शोधकर्ताओं के एक संयुक्त समूह ने फेज़ ट्रांजिशन मेमरिस्टर्स पर आधारित दुनिया का पहला मिलीसेकंड-स्तर का न्यूरोमॉर्फिक डायनेमिक्स चिप विकसित किया। यह विकास 14 जुलाई को साइंस पत्रिका में प्रकाशित हुआ था।
यह 0.28 वर्ग मिलीमीटर का चिप 2.12 मिलीसेकंड की गणना विलंबता प्राप्त करने में सक्षम है। यह मैट्रिक्स ऑपरेशन करने के लिए मेमोरी में कंप्यूटिंग ऐरे और अनुकूली एकीकरण के लिए स्टेप ग्रेडिएंट ऐरे को एकीकृत करता है।
यह चिप न्यूरल डायनेमिक्स सिस्टम में कंप्यूटिंग के दृष्टिकोण को मौलिक रूप से बदलता है। पारंपरिक фон नॉयमैन आर्किटेक्चर मेमोरी और प्रोसेसर को अलग करता है, जिससे डेटा को लगातार उनके बीच स्थानांतरित करना पड़ता है, जो न्यूरल डायनेमिक्स के लिए आवश्यक डिफरेंशियल समीकरणों को हल करते समय विलंबता और ऊर्जा खपत में बाधाएं पैदा करता है। बीजिंग विश्वविद्यालय की टीम ने इस समस्या को अलग तरह से हल किया, जिसमें तेज़ डिजिटल सर्किट बनाने के बजाय फेज़ ट्रांजिशन मेमोरी उपकरणों के भौतिक गुणों का उपयोग करके गणना की गई।
फेज़ ट्रांजिशन मेमरिस्टर्स निरंतर परिवर्तनीय चालकता रखते हैं, जिसे सटीक रूप से प्रोग्राम और समय के साथ पूर्वानुमानित रूप से विकसित किया जा सकता है। शोधकर्ताओं ने न्यूरल डायनेमिक्स सॉल्वर्स द्वारा आवश्यक अनुकूली एकीकरण की खोज को सीधे इन मेमरिस्टर्स की चालकता के विकास से जोड़ा। इसका मतलब है कि खोज, मूल्यांकन और स्टेप साइज का समायोजन, जिसे डिजिटल सर्किट कई क्लॉक चक्रों के माध्यम से करते हैं, डिवाइस के भीतर भौतिक विकास के माध्यम से होता है।
इसके अलावा, चालकता पर बहु-स्तरीय नियंत्रण उच्च घनत्व वाले मेमोरी-इन-कंप्यूटिंग ऐरे बनाने की अनुमति देता है, जो एक ही ऐरे के भीतर न्यूरल नेटवर्क के भार को संग्रहीत करते हैं और मैट्रिक्स ऑपरेशन करते हैं।
प्रायोगिक डेटा प्रभावशाली प्रदर्शन प्रदर्शित करता है। सबसे उन्नत एएसआईसी एक्सेलेरेटर की तुलना में, सिस्टम में 3.82 से 36.27 गुना तक त्वरण होता है, जबकि ऊर्जा की खपत 3.9-7.8% तक कम हो जाती है। मस्तिष्क कॉर्टेक्स की सतह के उच्च-सटीकता पुनर्निर्माण कार्यों में, सिस्टम एनवीडिया ए100 जीपीयू से 50.38-478.18 गुना बेहतर प्रदर्शन करता है। यह पहली बार है जब न्यूरल डायनेमिक्स हार्डवेयर को मिलीसेकंड-स्तर की वास्तविक समय मोड में संचालित किया गया है, जिससे पहले ऑफ़लाइन प्रोसेसिंग तक सीमित अनुप्रयोगों को ऑनलाइन वास्तविक समय क्षमताओं में बदला जा सका है।
साइंस में प्रकाशित लेख में एक समीक्षा लेख भी शामिल है जो इस काम को भौतिक रूप से नियंत्रित कंप्यूटिंग में एक प्रतिमान बदलाव के रूप में वर्णित करता है। इस विकास का महत्व प्रदर्शित मस्तिष्क मॉडलिंग से परे है और इसमें वास्तविक समय ब्रेन-कंप्यूटर इंटरफेस, मस्तिष्क के डिजिटल ट्विन्स, सर्जरी के लिए न्यूरल नेविगेशन और न्यूरोडीजेनेरेटिव रोगों के लिए बुद्धिमान निदान की क्षमता शामिल है। 50 मेगाहर्ट्ज की आवृत्ति और 9-स्टेज पाइपलाइनिंग पर काम करने वाला चिप दर्शाता है कि वास्तुशिल्प नवाचार विशेष कम्प्यूटेशनल कार्यों के लिए जीपीयू के 'बल' दृष्टिकोण की तुलना में कई गुना सुधार प्रदान कर सकते हैं।
इस शोध को न्यू कॉर्नरस्टोन इन्वेस्टिगेटर कार्यक्रम, राष्ट्रीय आरएंडडी कार्यक्रम और नेशनल फाउंडेशन फॉर नेचुरल साइंसेज, साथ ही गुआंग्डोंग में मेमोरी-इन-कंप्यूटिंग चिप्स की प्रमुख प्रयोगशाला द्वारा समर्थित किया गया था। यह चिप भौतिक रूप से नियंत्रित कंप्यूटिंग के विकसित क्षेत्र में एक स्पष्ट चीनी योगदान है, जहां प्रदर्शन में वृद्धि डिवाइस भौतिकी के कारण होती है, न कि मूर के नियम के स्केलिंग के कारण।
हुआवेई के बोर्ड सदस्य और सेमीकंडक्टर व्यवसाय के अध्यक्ष हे तिनबो ने ताओ के नियम का दूसरा संस्करण प्रकाशित किया है, जिसमें लॉजिकफोल्डिंग आर्किटेक्चर का विस्तार से वर्णन किया गया है। यह तकनीक किरिन चिप्स में ट्रांजिस्टर घनत्व को काफी बढ़ाती है और 4 गीगाहर्ट्ज़ से अधिक की क्लॉक आवृत्तियों को प्राप्त करने का मार्ग खोलती है।
गुआंचिया.सीएन की रिपोर्ट के अनुसार, 'मल्टी-लेयर इलेक्ट्रॉनिक सिस्टम के लिए टाइम स्केलिंग थ्योरी' शीर्षक वाला लेख 3 जुलाई को चाइना साइंस एकेडमी के प्रीप्रिंट प्लेटफॉर्म ChinaXiv पर पोस्ट किया गया था। 2025 के आधार मॉडल किरिन 9030 प्रो की तुलना में, लॉजिकफोल्डिंग का उपयोग करने वाला 2026 का किरिन चिप, प्रति वर्ग मिमी 155 मिलियन ट्रांजिस्टर से बढ़ाकर 238 मिलियन ट्रांजिस्टर प्रति वर्ग मिमी कर देता है, जो 53.5% की वृद्धि है। इस प्रगति के लिए पहले तीन साल के ज्यामितीय स्केलिंग की आवश्यकता होती।
लॉजिकफोल्डिंग एक ऐसी पद्धति है जो डिजिटल, एनालॉग और मेमोरी सर्किट को लंबवत रूप से स्टैक्ड सक्रिय परतों में विभाजित करती है। यह उन्नत तकनीकी नोड्स पर निर्भर हुए बिना घनत्व में महत्वपूर्ण वृद्धि सुनिश्चित करता है। हे तिनबो ने अगले दशक के लिए विकास योजना प्रस्तुत की, जिसमें स्थानीयकृत क्रिटिकल पाथ फोल्डिंग से व्यापक मल्टी-लेयर फोल्डिंग में बदलाव का अनुमान लगाया गया है, जहां प्रत्येक पैकेज में तीन, चार या अधिक सक्रिय परतें शामिल होंगी।
इस विकास प्रक्रिया को कम तापमान वाले हाइब्रिड कनेक्शन द्वारा समर्थित किया जाता है, जो परतों के बीच थर्मल बजट की सीमाओं को कमजोर करता है, साथ ही वर्टिकल सिलिकॉन इंटरकनेक्शन के लैंडिंग बिंदुओं को ऊपरी धातु परतों से नीचे M6 तक ले जाने से ऊपरी परत रूटिंग संसाधनों में 30% से अधिक की बचत होती है। 2035 तक, ट्रांजिस्टर घनत्व का 400 मिलियन ट्रांजिस्टर प्रति वर्ग मिमी और उससे अधिक तक पहुंचने की उम्मीद है।
लॉजिकफोल्डिंग सीधे मूर के नियम के बाद अर्धचालक स्केलिंग की मौलिक समस्या का समाधान करता है। लेख में तर्क दिया गया है कि पारंपरिक ज्यामितीय स्केलिंग मीट्रिक अपनी सीमा तक पहुंच गई है, क्योंकि 2nm नोड के विकास बजट प्रति चिप 1 बिलियन डॉलर से अधिक हैं, और ट्रांजिस्टर की लागत कम होना बंद हो गई है। ताओ का नियम ज्यामितीय स्केलिंग को समय स्केलिंग से बदलने का प्रस्ताव करता है, जिसमें बारह परिमाणों के क्रम की एक एकीकृत विशेषता स्थिरांक टाऊ का उपयोग अनुकूलन लक्ष्य के रूप में किया जाता है - पिकोसेकंड में ट्रांजिस्टर स्विचिंग गति से लेकर सेकंड में डेटा सेंटर प्रतिक्रिया तक।
उत्पादन स्थितियों में दो सत्यापन उदाहरण प्रस्तुत किए गए। मोबाइल SoC पर लॉजिकफोल्डिंग ने स्थिर तकनीकी नोड पर 55% की चरणबद्ध ट्रांजिस्टर घनत्व वृद्धि प्रदान की, जबकि समान प्रदर्शन पर ऊर्जा की खपत में 41% की कमी की। एआई सिस्टम के लिए, यह उम्मीद है कि निकट-पैकेज ऑप्टिकल इनपुट/आउटपुट और एज-टू-सरफेस 3डी-स्टैकिंग के साथ सह-विकसित यूनिफाइड बस आर्किटेक्चर 2035 तक हार्डवेयर एकीकरण को 100 गुना से अधिक बढ़ाएगा।
हे तिनबो ने स्वीकार किया कि गंभीर कठिनाइयाँ बनी हुई हैं, जिनमें टूलिंग और कार्यप्रणाली का विकास, प्लेट से प्लेट प्रक्रिया भिन्नताएं और वर्टिकल कनेक्शन पर ओवरहेड शामिल हैं। लेख इस बात पर जोर देता है कि कोई भी संगठन इन समस्याओं को अकेले हल नहीं कर सकता है, इसे उद्योग रिपोर्ट और व्यापक उद्योग भागीदारी के निमंत्रण के रूप में प्रस्तुत करता है। इसके अलावा, यह शोध मई 2020 से मई 2026 तक की अवधि में 381 बड़े पैमाने पर उत्पादित चिप्स से प्राप्त सीखों पर आधारित है।
