हुआवेई ने Tao Law V2 के तहत Kirin 2026 चिप के लिए मापे गए डेटा प्रस्तुत किए। इन आंकड़ों के अनुसार, यह चिप लॉजिकफोल्डिंग आर्किटेक्चर के कारण प्रति वर्ग मिलीमीटर 238 मिलियन ट्रांजिस्टर का घनत्व प्रदर्शित करती है। यह परिणाम आधार मॉडल Kirin 9030 Pro की तुलना में घनत्व में 53.5% सुधार दर्शाता है, जिसका घनत्व प्रति वर्ग मिलीमीटर 155 मिलियन ट्रांजिस्टर है।
Kirin 2026 चिप को उसी तकनीकी नोड पर बनाया गया था जिस पर आधार मॉडल Kirin 9030 Pro बनाया गया था। घनत्व में वृद्धि के अलावा, डिवाइस ने सामान्यीकृत मोड में बिजली की खपत में 41% की कमी, सीपीयू आवृत्ति में 2.74 गीगाहर्ट्ज़ से 3.1 गीगाहर्ट्ज़ तक की वृद्धि, और एसआरएएम की ऑपरेटिंग आवृत्ति में 40% से अधिक सुधार प्रदर्शित किया।
Tao Law V2 डेटा के प्रकाशन के समानांतर, गोल्डमैन सैक्स ने सेमीकंडक्टर आपूर्ति श्रृंखला की ओर पूंजी आवंटन को समायोजित किया। गोल्डमैन सैक्स के विश्लेषक ब्रायन गैरेट ने एक रिपोर्ट जारी की जिसमें उल्लेख किया गया कि निवेशक अमेरिकी प्रौद्योगिकी मेगाकैप्स को कम आंक रहे हैं, और सेमीकंडक्टर क्षेत्र में पदों को प्राथमिकता दे रहे हैं। गोल्डमैन ने मेमोरी चिप्स की कीमतों के लिए अपने पूर्वानुमानों को काफी बढ़ा दिया, जिसमें 2026 तक DRAM की कीमतों में 280% और NAND फ्लैश मेमोरी की कीमतों में 250% की वृद्धि की उम्मीद है।
ओम्डिया ने 2026 में सेमीकंडक्टर राजस्व में सालाना 62.7% की वैश्विक वृद्धि का अनुमान लगाया है, और यह वृद्धि मेमोरी क्षेत्र से प्रेरित होगी। ट्रेंडफोर्स को उम्मीद है कि तीसरी तिमाही 2026 में DRAM की अनुबंध कीमतें तिमाही आधार पर 13-18% बढ़ेंगी।
स्थानीय बाजार में सूचीबद्ध चीनी कंपनियां अपने वित्तीय विवरणों के माध्यम से इस बाजार चक्र की पुष्टि करती हैं। मेमोरी मॉड्यूल के बाजार लीडर ने 2026 की पहली छमाही के लिए 9.2-11.0 बिलियन युआन का शुद्ध लाभ दर्ज किया, जो पिछले वर्ष की इसी अवधि की तुलना में 622-744 गुना की वृद्धि है। मेमोरी की कीमतों में वृद्धि के कारण इन्वेंट्री के पुनर्मूल्यांकन से प्राप्त महत्वपूर्ण आय ने उद्योग के इतिहास में सबसे मजबूत लाभप्रदता चक्र बनाया। लाभ में वृद्धि डिजाइन, विनिर्माण, पैकेजिंग, परीक्षण और उपकरण घटकों सहित पूरी आपूर्ति श्रृंखला में फैली हुई है।
CSI चिप इंडस्ट्री इंडेक्स इस पूरे चक्र में इस अवसर को दर्शाता है। संकीर्ण रूप से विशिष्ट सूचकांकों के विपरीत, यह 50 घटकों वाला सूचकांक चिप्स के पूरे उत्पादन चक्र को कवर करता है, जिसमें लॉजिकफोल्डिंग तकनीक द्वारा प्रेरित उन्नत पैकेजिंग की मांग, मेमोरी की कीमतों में वृद्धि और उपकरण के स्थानीयकरण को एक साथ ध्यान में रखा जाता है। इस सूचकांक को ट्रैक करने वाले एक्सचेंज-ट्रेडेड फंड ने पिछले दो वर्षों में 299.84% का रिटर्न दिखाया है। तीन कारकों का मेल - सिद्ध Tao Law तकनीक, संस्थागत पूंजी का रोटेशन और सिद्ध राजस्व वृद्धि - सेमीकंडक्टर चक्र की निवेश क्षमता को बढ़ाता है।
बीजिंग विश्वविद्यालय और चाइनीज एकेडमी ऑफ साइंसेज के शंघाई इंस्टीट्यूट ऑफ माइक्रोसिस्टम्स के शोधकर्ताओं के एक संयुक्त समूह ने फेज़ ट्रांजिशन मेमरिस्टर्स पर आधारित दुनिया का पहला मिलीसेकंड-स्तर का न्यूरोमॉर्फिक डायनेमिक्स चिप विकसित किया। यह विकास 14 जुलाई को साइंस पत्रिका में प्रकाशित हुआ था।
यह 0.28 वर्ग मिलीमीटर का चिप 2.12 मिलीसेकंड की गणना विलंबता प्राप्त करने में सक्षम है। यह मैट्रिक्स ऑपरेशन करने के लिए मेमोरी में कंप्यूटिंग ऐरे और अनुकूली एकीकरण के लिए स्टेप ग्रेडिएंट ऐरे को एकीकृत करता है।
यह चिप न्यूरल डायनेमिक्स सिस्टम में कंप्यूटिंग के दृष्टिकोण को मौलिक रूप से बदलता है। पारंपरिक фон नॉयमैन आर्किटेक्चर मेमोरी और प्रोसेसर को अलग करता है, जिससे डेटा को लगातार उनके बीच स्थानांतरित करना पड़ता है, जो न्यूरल डायनेमिक्स के लिए आवश्यक डिफरेंशियल समीकरणों को हल करते समय विलंबता और ऊर्जा खपत में बाधाएं पैदा करता है। बीजिंग विश्वविद्यालय की टीम ने इस समस्या को अलग तरह से हल किया, जिसमें तेज़ डिजिटल सर्किट बनाने के बजाय फेज़ ट्रांजिशन मेमोरी उपकरणों के भौतिक गुणों का उपयोग करके गणना की गई।
फेज़ ट्रांजिशन मेमरिस्टर्स निरंतर परिवर्तनीय चालकता रखते हैं, जिसे सटीक रूप से प्रोग्राम और समय के साथ पूर्वानुमानित रूप से विकसित किया जा सकता है। शोधकर्ताओं ने न्यूरल डायनेमिक्स सॉल्वर्स द्वारा आवश्यक अनुकूली एकीकरण की खोज को सीधे इन मेमरिस्टर्स की चालकता के विकास से जोड़ा। इसका मतलब है कि खोज, मूल्यांकन और स्टेप साइज का समायोजन, जिसे डिजिटल सर्किट कई क्लॉक चक्रों के माध्यम से करते हैं, डिवाइस के भीतर भौतिक विकास के माध्यम से होता है।
इसके अलावा, चालकता पर बहु-स्तरीय नियंत्रण उच्च घनत्व वाले मेमोरी-इन-कंप्यूटिंग ऐरे बनाने की अनुमति देता है, जो एक ही ऐरे के भीतर न्यूरल नेटवर्क के भार को संग्रहीत करते हैं और मैट्रिक्स ऑपरेशन करते हैं।
प्रायोगिक डेटा प्रभावशाली प्रदर्शन प्रदर्शित करता है। सबसे उन्नत एएसआईसी एक्सेलेरेटर की तुलना में, सिस्टम में 3.82 से 36.27 गुना तक त्वरण होता है, जबकि ऊर्जा की खपत 3.9-7.8% तक कम हो जाती है। मस्तिष्क कॉर्टेक्स की सतह के उच्च-सटीकता पुनर्निर्माण कार्यों में, सिस्टम एनवीडिया ए100 जीपीयू से 50.38-478.18 गुना बेहतर प्रदर्शन करता है। यह पहली बार है जब न्यूरल डायनेमिक्स हार्डवेयर को मिलीसेकंड-स्तर की वास्तविक समय मोड में संचालित किया गया है, जिससे पहले ऑफ़लाइन प्रोसेसिंग तक सीमित अनुप्रयोगों को ऑनलाइन वास्तविक समय क्षमताओं में बदला जा सका है।
साइंस में प्रकाशित लेख में एक समीक्षा लेख भी शामिल है जो इस काम को भौतिक रूप से नियंत्रित कंप्यूटिंग में एक प्रतिमान बदलाव के रूप में वर्णित करता है। इस विकास का महत्व प्रदर्शित मस्तिष्क मॉडलिंग से परे है और इसमें वास्तविक समय ब्रेन-कंप्यूटर इंटरफेस, मस्तिष्क के डिजिटल ट्विन्स, सर्जरी के लिए न्यूरल नेविगेशन और न्यूरोडीजेनेरेटिव रोगों के लिए बुद्धिमान निदान की क्षमता शामिल है। 50 मेगाहर्ट्ज की आवृत्ति और 9-स्टेज पाइपलाइनिंग पर काम करने वाला चिप दर्शाता है कि वास्तुशिल्प नवाचार विशेष कम्प्यूटेशनल कार्यों के लिए जीपीयू के 'बल' दृष्टिकोण की तुलना में कई गुना सुधार प्रदान कर सकते हैं।
इस शोध को न्यू कॉर्नरस्टोन इन्वेस्टिगेटर कार्यक्रम, राष्ट्रीय आरएंडडी कार्यक्रम और नेशनल फाउंडेशन फॉर नेचुरल साइंसेज, साथ ही गुआंग्डोंग में मेमोरी-इन-कंप्यूटिंग चिप्स की प्रमुख प्रयोगशाला द्वारा समर्थित किया गया था। यह चिप भौतिक रूप से नियंत्रित कंप्यूटिंग के विकसित क्षेत्र में एक स्पष्ट चीनी योगदान है, जहां प्रदर्शन में वृद्धि डिवाइस भौतिकी के कारण होती है, न कि मूर के नियम के स्केलिंग के कारण।
हुआवेई कंपनी ने अपने वैज्ञानिक कार्य 'ताओ का नियम' का दूसरा संस्करण जारी किया, जिसका शीर्षक है 'मल्टी-लेयर इलेक्ट्रॉनिक सिस्टम के लिए समय स्केलिंग सिद्धांत'। यह दस्तावेज़ उन्नत लिथोग्राफी उपकरण EUV और DUV के उपयोग पर प्रतिबंधों के बावजूद, मूर के बाद के युग में चिप प्रदर्शन को बनाए रखने के लिए कंपनी के व्यवस्थित दृष्टिकोण को प्रदर्शित करता है।
ताओ के नियम की अवधारणा सेमीकंडक्टर व्यवसाय के प्रमुख हुआवेई के अध्यक्ष हे तिनबो के नाम पर रखी गई है। यह एक जटिल समय स्थिरांक फ़ंक्शन $ au = f( au_{transistor}, au_{circuit}, au_{chip}, au_{system})$ पर आधारित है, जो सिस्टम समय को ट्रांजिस्टर, सर्किट, चिप और सिस्टम स्तरों पर चार परस्पर जुड़े उप-स्थिरांक मानों में विभाजित करता है। इंजीनियर इन सभी स्तरों पर विलंबता को संपीड़ित करके $ au$-फ़ंक्शन का पूर्ण स्केलिंग प्राप्त करते हैं।
किरिन 2026 चिप, जिसका उपयोग हुआवेई के 2026 के फ्लैगशिप स्मार्टफ़ोन में किया जाएगा, ताओ के नियम की प्रयोज्यता की पुष्टि करने वाला पहला बड़े पैमाने पर उत्पादित मोबाइल SoC है। इसकी मुख्य नवीनता 'लॉजिक फोल्डिंग' डिज़ाइन पद्धति है। यह पद्धति ऊर्ध्वाधर इंटरकनेक्शन हाइब्रिड वेल्डिंग द्वारा जुड़े दो परतों (वेफर) के बीच रजिस्टरों और तार्किक सर्किटों को वितरित करती है। HBM में DRAM के ऊर्ध्वाधर स्टैकिंग के विपरीत, लॉजिक फोल्डिंग श्रेणीबद्ध लेआउट को अनुकूलित करने के लिए कार्यात्मक तार्किक घटकों को कई प्लेट परतों में विभाजित करता है।
इस विधि की तुलना एक मंजिला घर को निर्माण सामग्री बदले बिना दो मंजिला डुप्लेक्स में बदलने से की जा सकती है। अधिक परिष्कृत लिथोग्राफी या ट्रांजिस्टर आकार में कमी पर निर्भर हुए बिना, लॉजिक फोल्डिंग चिप पर लंबी धातु ट्रेसेस को परतों के बीच छोटे ऊर्ध्वाधर चैनलों तक कम कर देता है। सर्किट स्तर ($ au_{circuit}$) पर, यह समय स्थिरांक के लघुकरण को सुनिश्चित करता है।
समान उत्पादन प्रक्रियाओं का उपयोग करके निर्मित बेस मॉडल किरिन 9030 प्रो की तुलना में, लॉजिक फोल्डिंग से लैस किरिन 2026, हुआवेई की माप पद्धति के अनुसार 238 MTr/mm² ट्रांजिस्टर घनत्व प्राप्त करता है, जो उद्योग मानक के अनुसार 175.39 MTr/mm² के बराबर है (आइसोलेशन और फिलिंग सहायक उपकरणों को छोड़कर)। यह एक चक्र में घनत्व में सुधार दर्शाता है, जिसके लिए पारंपरिक रूप से तीन साल के ज्यामितीय स्केलिंग की आवश्यकता होती। यह घनत्व TSMC की 5 nm प्लेनर प्रक्रिया के लॉजिक घनत्व रेंज 138.2–171.3 MTr/mm² से थोड़ा अधिक है।
इसके अलावा, किरिन 2026 प्रदर्शन को किरिन 9030 प्रो के बराबर रखते हुए बिजली आपूर्ति वोल्टेज को 0.2V तक कम करता है। इस बीच, मापा गया ऊर्जा की खपत केवल आधार स्तर का 59% है, और शक्ति घनत्व 94.4% है। हुआवेई इस बात पर जोर देता है कि किरिन 2026 लॉजिक फोल्डिंग का रूढ़िवादी कार्यान्वयन उपयोग करता है, जो घनत्व को और बढ़ाने की महत्वपूर्ण क्षमता का संकेत देता है। कंपनी 2035 तक 400 MTr/mm² (या उद्योग मानक के अनुसार 294.8 MTr/mm²) या उससे अधिक ट्रांजिस्टर घनत्व प्राप्त करने का अनुमान लगाती है, जिसमें लॉजिक फोल्डिंग किरिन कोर आवृत्तियों को 4 GHz से अधिक करने की अनुमति देगा।
ताओ का नियम कृत्रिम बुद्धिमत्ता के लिए डेटा सेंटर अनुप्रयोगों पर भी लागू होता है, जहां 80% से अधिक ऊर्जा डेटा ट्रांसमिशन पर खर्च होती है, और सिस्टम की लागत का 70% से अधिक डेटा स्टोरेज पर पड़ता है। डेटा सेंटर के लिए हुआवेई का कार्यान्वयन यूनिफाइड बस आर्किटेक्चर, ऑप्टिकल इंजन Hi-ONE near-package और $ au_{system}$ स्तर पर संचार के समय स्थिरांक को संपीड़ित करने के लिए 3D फोल्डिंग पैकेज टोपोलॉजी को शामिल करता है।
