हुआवेआई कंपनी ने अपने फ्रेमवर्क का दूसरा संस्करण जारी किया है, जिसे टाऊ स्केलिंग ($tau$ scaling) के रूप में जाना जाता है। यह फ्रेमवर्क चिप्स के स्केलिंग के लिए एक नया मॉडल प्रस्तावित करता है जो समग्र सिस्टम विलंबता को कम करने पर आधारित है, इस प्रकार मुरा के नियम को चुनौती देता है, और इसे उत्पादन डेटा और 2035 तक की रोडमैप से समर्थित किया गया है।
मुरा का नियम, जिसने पांच दशकों से अधिक समय तक सेमीकंडक्टर उद्योग के विकास को परिभाषित किया है, दो सीमाओं का सामना कर रहा है। 7nm और उससे नीचे के नोड्स पर प्रत्येक नोड को छोटा करने से प्रदर्शन में वृद्धि कम होती जा रही है, और 2nm चिप डिजाइन की लागत 1 बिलियन डॉलर से अधिक हो गई है।
टाऊ लॉ, जिसे हुआवेआई के बोर्ड सदस्य और सेमीकंडक्टर प्रेसिडेंट हे तिनबो द्वारा विकसित किया गया है, का तर्क है कि ट्रांजिस्टर को छोटा करने के बजाय, उद्योग को पूरी कंप्यूटिंग श्रृंखला - पिकोसेकंड स्तर पर ट्रांजिस्टर स्विचिंग से लेकर सेकंड स्तर पर डेटा सेंटर शेड्यूलिंग तक - को अनुकूलित करना चाहिए।
V2 दस्तावेज़ में दो सत्यापित केस स्टडी प्रस्तुत किए गए हैं। मोबाइल SoC के लिए, हुआवेआई की लॉजिकफोल्डिंग तकनीक डिजिटल, एनालॉग और मेमोरी सर्किट को अल्ट्रा-थिन हाइब्रिड इंटरकनेक्शन का उपयोग करके दो लंबवत रूप से स्थित प्लेटों पर विभाजित करने की अनुमति देती है। इस विधि ने समान तकनीकी नोड पर पिछले पीढ़ी की तुलना में 50% से अधिक वृद्धि के साथ ट्रांजिस्टर घनत्व को 155 मिलियन ट्र/मिमी² से बढ़ाकर 238 मिलियन ट्र/मिमी² कर दिया है।
आर्टिफिशियल इंटेलिजेंस वाले डेटा सेंटर क्लस्टर्स के लिए, टाऊ लॉ चिप्स और रैक के बीच डेटा ट्रांसमिशन विलंबता पर ध्यान केंद्रित करता है, क्योंकि 80% से अधिक ऊर्जा गणना के बजाय डेटा मूवमेंट पर खर्च होती है। प्रस्तावित समाधान तीन नवाचारों को जोड़ता है: यूनिफाइड बस (Unified Bus), जो पूर्ण स्टैक प्रोटोकॉल की मेमोरी सिमेंटिक्स के साथ सीधा कनेक्शन प्रदान करता है, जिससे विलंबता दर्जनों माइक्रोसेकंड से घटकर लगभग 100 नैनोसेकंड हो जाती है; ऑप्टिकल इंजन हाई-वन (Hi-ONE), जो 100 मीटर की दूरी पर प्रति मॉड्यूल 8 टीबी/से स्थानांतरित कर सकता है; और 3डी फोल्डिंग तकनीक, जो मेमोरी, पावर और ऑप्टिक्स मॉड्यूल को चिप के किनारों से उसकी सतह पर ले जाती है, जिससे थ्रूपुट और शक्ति गणना के सापेक्ष द्विघात रूप से बढ़ सकती है।
टाऊ लॉ एक प्रतिमान बदलाव का प्रतीक है: एक आयाम के अनुकूलन से पूरे स्टैक की विलंबता मीट्रिक में परिवर्तन। इसके बजाय कि प्रत्येक पक्ष स्वतंत्र रूप से अपनी परत को अनुकूलित करे, ट्रांजिस्टर से डेटा सेंटर तक पूरी श्रृंखला अब एक ही लक्ष्य मीट्रिक $\tau$ की ओर अग्रसर है। दस्तावेज़ अनुमान लगाता है कि प्रौद्योगिकी प्रक्रिया को कम करने के बजाय विलंबता को संपीड़ित करके 2035 तक हार्डवेयर एकीकरण में 100 गुना सुधार होगा।
हुआवेई कंपनी ने अपने वैज्ञानिक कार्य 'ताओ का नियम' का दूसरा संस्करण जारी किया, जिसका शीर्षक है 'मल्टी-लेयर इलेक्ट्रॉनिक सिस्टम के लिए समय स्केलिंग सिद्धांत'। यह दस्तावेज़ उन्नत लिथोग्राफी उपकरण EUV और DUV के उपयोग पर प्रतिबंधों के बावजूद, मूर के बाद के युग में चिप प्रदर्शन को बनाए रखने के लिए कंपनी के व्यवस्थित दृष्टिकोण को प्रदर्शित करता है।
ताओ के नियम की अवधारणा सेमीकंडक्टर व्यवसाय के प्रमुख हुआवेई के अध्यक्ष हे तिनबो के नाम पर रखी गई है। यह एक जटिल समय स्थिरांक फ़ंक्शन $ au = f( au_{transistor}, au_{circuit}, au_{chip}, au_{system})$ पर आधारित है, जो सिस्टम समय को ट्रांजिस्टर, सर्किट, चिप और सिस्टम स्तरों पर चार परस्पर जुड़े उप-स्थिरांक मानों में विभाजित करता है। इंजीनियर इन सभी स्तरों पर विलंबता को संपीड़ित करके $ au$-फ़ंक्शन का पूर्ण स्केलिंग प्राप्त करते हैं।
किरिन 2026 चिप, जिसका उपयोग हुआवेई के 2026 के फ्लैगशिप स्मार्टफ़ोन में किया जाएगा, ताओ के नियम की प्रयोज्यता की पुष्टि करने वाला पहला बड़े पैमाने पर उत्पादित मोबाइल SoC है। इसकी मुख्य नवीनता 'लॉजिक फोल्डिंग' डिज़ाइन पद्धति है। यह पद्धति ऊर्ध्वाधर इंटरकनेक्शन हाइब्रिड वेल्डिंग द्वारा जुड़े दो परतों (वेफर) के बीच रजिस्टरों और तार्किक सर्किटों को वितरित करती है। HBM में DRAM के ऊर्ध्वाधर स्टैकिंग के विपरीत, लॉजिक फोल्डिंग श्रेणीबद्ध लेआउट को अनुकूलित करने के लिए कार्यात्मक तार्किक घटकों को कई प्लेट परतों में विभाजित करता है।
इस विधि की तुलना एक मंजिला घर को निर्माण सामग्री बदले बिना दो मंजिला डुप्लेक्स में बदलने से की जा सकती है। अधिक परिष्कृत लिथोग्राफी या ट्रांजिस्टर आकार में कमी पर निर्भर हुए बिना, लॉजिक फोल्डिंग चिप पर लंबी धातु ट्रेसेस को परतों के बीच छोटे ऊर्ध्वाधर चैनलों तक कम कर देता है। सर्किट स्तर ($ au_{circuit}$) पर, यह समय स्थिरांक के लघुकरण को सुनिश्चित करता है।
समान उत्पादन प्रक्रियाओं का उपयोग करके निर्मित बेस मॉडल किरिन 9030 प्रो की तुलना में, लॉजिक फोल्डिंग से लैस किरिन 2026, हुआवेई की माप पद्धति के अनुसार 238 MTr/mm² ट्रांजिस्टर घनत्व प्राप्त करता है, जो उद्योग मानक के अनुसार 175.39 MTr/mm² के बराबर है (आइसोलेशन और फिलिंग सहायक उपकरणों को छोड़कर)। यह एक चक्र में घनत्व में सुधार दर्शाता है, जिसके लिए पारंपरिक रूप से तीन साल के ज्यामितीय स्केलिंग की आवश्यकता होती। यह घनत्व TSMC की 5 nm प्लेनर प्रक्रिया के लॉजिक घनत्व रेंज 138.2–171.3 MTr/mm² से थोड़ा अधिक है।
इसके अलावा, किरिन 2026 प्रदर्शन को किरिन 9030 प्रो के बराबर रखते हुए बिजली आपूर्ति वोल्टेज को 0.2V तक कम करता है। इस बीच, मापा गया ऊर्जा की खपत केवल आधार स्तर का 59% है, और शक्ति घनत्व 94.4% है। हुआवेई इस बात पर जोर देता है कि किरिन 2026 लॉजिक फोल्डिंग का रूढ़िवादी कार्यान्वयन उपयोग करता है, जो घनत्व को और बढ़ाने की महत्वपूर्ण क्षमता का संकेत देता है। कंपनी 2035 तक 400 MTr/mm² (या उद्योग मानक के अनुसार 294.8 MTr/mm²) या उससे अधिक ट्रांजिस्टर घनत्व प्राप्त करने का अनुमान लगाती है, जिसमें लॉजिक फोल्डिंग किरिन कोर आवृत्तियों को 4 GHz से अधिक करने की अनुमति देगा।
ताओ का नियम कृत्रिम बुद्धिमत्ता के लिए डेटा सेंटर अनुप्रयोगों पर भी लागू होता है, जहां 80% से अधिक ऊर्जा डेटा ट्रांसमिशन पर खर्च होती है, और सिस्टम की लागत का 70% से अधिक डेटा स्टोरेज पर पड़ता है। डेटा सेंटर के लिए हुआवेई का कार्यान्वयन यूनिफाइड बस आर्किटेक्चर, ऑप्टिकल इंजन Hi-ONE near-package और $ au_{system}$ स्तर पर संचार के समय स्थिरांक को संपीड़ित करने के लिए 3D फोल्डिंग पैकेज टोपोलॉजी को शामिल करता है।
हुआवेई के बोर्ड सदस्य और सेमीकंडक्टर व्यवसाय के अध्यक्ष हे तिनबो ने ताओ के नियम का दूसरा संस्करण प्रकाशित किया है, जिसमें लॉजिकफोल्डिंग आर्किटेक्चर का विस्तार से वर्णन किया गया है। यह तकनीक किरिन चिप्स में ट्रांजिस्टर घनत्व को काफी बढ़ाती है और 4 गीगाहर्ट्ज़ से अधिक की क्लॉक आवृत्तियों को प्राप्त करने का मार्ग खोलती है।
गुआंचिया.सीएन की रिपोर्ट के अनुसार, 'मल्टी-लेयर इलेक्ट्रॉनिक सिस्टम के लिए टाइम स्केलिंग थ्योरी' शीर्षक वाला लेख 3 जुलाई को चाइना साइंस एकेडमी के प्रीप्रिंट प्लेटफॉर्म ChinaXiv पर पोस्ट किया गया था। 2025 के आधार मॉडल किरिन 9030 प्रो की तुलना में, लॉजिकफोल्डिंग का उपयोग करने वाला 2026 का किरिन चिप, प्रति वर्ग मिमी 155 मिलियन ट्रांजिस्टर से बढ़ाकर 238 मिलियन ट्रांजिस्टर प्रति वर्ग मिमी कर देता है, जो 53.5% की वृद्धि है। इस प्रगति के लिए पहले तीन साल के ज्यामितीय स्केलिंग की आवश्यकता होती।
लॉजिकफोल्डिंग एक ऐसी पद्धति है जो डिजिटल, एनालॉग और मेमोरी सर्किट को लंबवत रूप से स्टैक्ड सक्रिय परतों में विभाजित करती है। यह उन्नत तकनीकी नोड्स पर निर्भर हुए बिना घनत्व में महत्वपूर्ण वृद्धि सुनिश्चित करता है। हे तिनबो ने अगले दशक के लिए विकास योजना प्रस्तुत की, जिसमें स्थानीयकृत क्रिटिकल पाथ फोल्डिंग से व्यापक मल्टी-लेयर फोल्डिंग में बदलाव का अनुमान लगाया गया है, जहां प्रत्येक पैकेज में तीन, चार या अधिक सक्रिय परतें शामिल होंगी।
इस विकास प्रक्रिया को कम तापमान वाले हाइब्रिड कनेक्शन द्वारा समर्थित किया जाता है, जो परतों के बीच थर्मल बजट की सीमाओं को कमजोर करता है, साथ ही वर्टिकल सिलिकॉन इंटरकनेक्शन के लैंडिंग बिंदुओं को ऊपरी धातु परतों से नीचे M6 तक ले जाने से ऊपरी परत रूटिंग संसाधनों में 30% से अधिक की बचत होती है। 2035 तक, ट्रांजिस्टर घनत्व का 400 मिलियन ट्रांजिस्टर प्रति वर्ग मिमी और उससे अधिक तक पहुंचने की उम्मीद है।
लॉजिकफोल्डिंग सीधे मूर के नियम के बाद अर्धचालक स्केलिंग की मौलिक समस्या का समाधान करता है। लेख में तर्क दिया गया है कि पारंपरिक ज्यामितीय स्केलिंग मीट्रिक अपनी सीमा तक पहुंच गई है, क्योंकि 2nm नोड के विकास बजट प्रति चिप 1 बिलियन डॉलर से अधिक हैं, और ट्रांजिस्टर की लागत कम होना बंद हो गई है। ताओ का नियम ज्यामितीय स्केलिंग को समय स्केलिंग से बदलने का प्रस्ताव करता है, जिसमें बारह परिमाणों के क्रम की एक एकीकृत विशेषता स्थिरांक टाऊ का उपयोग अनुकूलन लक्ष्य के रूप में किया जाता है - पिकोसेकंड में ट्रांजिस्टर स्विचिंग गति से लेकर सेकंड में डेटा सेंटर प्रतिक्रिया तक।
उत्पादन स्थितियों में दो सत्यापन उदाहरण प्रस्तुत किए गए। मोबाइल SoC पर लॉजिकफोल्डिंग ने स्थिर तकनीकी नोड पर 55% की चरणबद्ध ट्रांजिस्टर घनत्व वृद्धि प्रदान की, जबकि समान प्रदर्शन पर ऊर्जा की खपत में 41% की कमी की। एआई सिस्टम के लिए, यह उम्मीद है कि निकट-पैकेज ऑप्टिकल इनपुट/आउटपुट और एज-टू-सरफेस 3डी-स्टैकिंग के साथ सह-विकसित यूनिफाइड बस आर्किटेक्चर 2035 तक हार्डवेयर एकीकरण को 100 गुना से अधिक बढ़ाएगा।
हे तिनबो ने स्वीकार किया कि गंभीर कठिनाइयाँ बनी हुई हैं, जिनमें टूलिंग और कार्यप्रणाली का विकास, प्लेट से प्लेट प्रक्रिया भिन्नताएं और वर्टिकल कनेक्शन पर ओवरहेड शामिल हैं। लेख इस बात पर जोर देता है कि कोई भी संगठन इन समस्याओं को अकेले हल नहीं कर सकता है, इसे उद्योग रिपोर्ट और व्यापक उद्योग भागीदारी के निमंत्रण के रूप में प्रस्तुत करता है। इसके अलावा, यह शोध मई 2020 से मई 2026 तक की अवधि में 381 बड़े पैमाने पर उत्पादित चिप्स से प्राप्त सीखों पर आधारित है।
