Исследование Tao Law V2 показало рост плотности транзисторов в чипе Huawei Kirin 2026 на 53,5%

Совместная группа исследователей из Пекинского университета и Шанхайского института микросистем Китайской академии наук разработала первый в мире чип с нейроморфной динамикой миллисекундного уровня, основанный на фазопереходных мемристорах. Эта разработка была опубликована в журнале Science 14 июля.

Архитектура и принцип работы чипа

Данный чип размером всего 0,28 квадратных миллиметра способен достигать задержки вычислений в 2,12 миллисекунды. Он интегрирует массивы вычислений в памяти для выполнения матричных операций и массивы ступенчатого смещения для адаптивной интеграции.

Чип принципиально меняет подход к вычислениям в системах нейронной динамики. Традиционная архитектура фон Неймана разделяет память и процессор, что вынуждает данные постоянно перемещаться между ними, создавая узкие места по задержке и энергопотреблению при решении дифференциальных уравнений, необходимых для нейронной динамики. Команда Пекинского университета решила эту проблему иначе, используя физические свойства самих устройств фазопереходной памяти для проведения вычислений, вместо создания более быстрых цифровых схем.

Роль фазопереходных мемристоров

Фазопереходные мемристоры обладают непрерывно изменяемой проводимостью, которую можно точно программировать и предсказуемо развивать со временем. Исследователи сопоставили поиск адаптивной интеграции, требуемый решателями нейронной динамики, непосредственно с эволюцией проводимости этих мемристоров. Это означает, что поиск, оценка и корректировка размера шага, которые цифровые схемы выполняют через множество тактовых циклов, происходит посредством физической эволюции внутри самого устройства.

Кроме того, многоуровневый контроль проводимости позволяет создавать высокоплотные массивы вычислений в памяти, которые одновременно хранят веса нейронной сети и выполняют матричные операции в пределах одного массива.

Результаты экспериментальных испытаний

Экспериментальные данные демонстрируют впечатляющую производительность. По сравнению с самыми передовыми ASIC-ускорителями, система обеспечивает ускорение от 3,82 до 36,27 раз при снижении энергопотребления до 3,9–7,8%. При задачах высокоточной реконструкции поверхности коры мозга система превосходит GPU NVIDIA A100 в 50,38–478,18 раза. Это стало первым случаем, когда аппаратное обеспечение нейронной динамики было доведено до работы в режиме реального времени миллисекундного уровня, что позволило превратить приложения, ранее ограниченные офлайн-обработкой, в возможности онлайн-реального времени.

Перспективы и поддержка исследования

В статье, опубликованной в Science, также содержится обзорная статья, описывающая эту работу как смену парадигмы в физически управляемых вычислениях. Значимость этой разработки выходит за рамки продемонстрированного моделирования мозга и включает потенциал для интерфейсов мозг-компьютер в реальном времени, цифровых двойников мозга, нейронной навигации для хирургии и интеллектуальной диагностики нейродегенеративных заболеваний. Чип, работающий на частоте 50 МГц с 9-ступенчатым конвейеризацией, показывает, что архитектурные инновации могут обеспечить улучшение на порядки по сравнению с подходом «грубой силы» с использованием GPU для специализированных вычислительных задач.

Исследование было поддержано программами New Cornerstone Investigator, Национальная программа НИОКР и Национальный фонд естественных наук, а также Ключевой лабораторией по чипам с вычислениями в памяти Гуандун. Этот чип представляет собой отчетливо китайский вклад в развивающуюся область физически управляемых вычислений с вычислениями в памяти, где повышение производительности обусловлено физикой устройств, а не масштабированием по закону Мура.

Компания Huawei выпустила вторую версию своего фреймворка, известного как Закон Тау ($tau$ scaling). Этот фреймворк предлагает новую модель масштабирования чипов, основанную на снижении общей системной задержки, тем самым бросая вызов Закону Мура, и подкреплен конкретными данными производства и дорожной картой до 2035 года.

Вызов Закону Мура

Закон Мура, который определял развитие полупроводниковой индустрии на протяжении более пяти десятилетий, сталкивается с двумя ограничениями. При узлах 7 нм и ниже прирост производительности от уменьшения каждого узла становится все меньше, а стоимость проектирования чипа 2 нм превысила 1 миллиард долларов.

Закон Тау, разработанный членом правления Huawei и президентом по полупроводникам Хэ Тинбо, утверждает, что вместо того чтобы уменьшать транзисторы, отрасль должна оптимизировать всю вычислительную цепочку — от переключения транзисторов на уровне пикосекунд до планирования задач в центрах обработки данных на уровне секунд.

Примеры применения Закона Тау

В документе V2 представлены два подтвержденных тематических исследования. Для мобильных SoC технология LogicFolding от Huawei позволяет разделять цифровые, аналоговые и память-схемы на двух вертикально расположенных пластинах с использованием ультратонкого гибридного соединения. Этот метод увеличил плотность транзисторов с 155 млн Тр/мм² до 238 млн Тр/мм², что превышает прирост в 50% по сравнению с предыдущим поколением при том же технологическом узле.

Решение для ЦОД с ИИ

Для кластеров центров обработки данных с искусственным интеллектом Закон Тау фокусируется на задержке передачи данных между чипами и шкафами, поскольку более 80% энергии расходуется на перемещение данных, а не на вычисления. Предложенное решение объединяет три инновации: Унифицированная шина (Unified Bus), обеспечивающая прямое соединение с семантикой памяти полного стека протоколов, которое сокращает задержку с десятков микросекунд до примерно 100 наносекунд; оптический движок Hi-ONE, способный передавать 8 Тб/с на модуль на расстоянии до 100 метров; и технология 3D Folding, которая перемещает модули памяти, питания и оптики с краев чипа на его поверхность, позволяя пропускной способности и мощности расти квадратично относительно вычислений.

Парадигма смены фокуса

Закон Тау знаменует собой смену парадигмы: переход от оптимизации одного измерения к метрике задержки всего стека. Вместо того чтобы каждая сторона оптимизировала свой слой независимо, вся цепочка от транзистора до центра обработки данных теперь стремится к одной целевой метрике $ au$. В документе прогнозируется улучшение аппаратной интеграции в 100 раз к 2035 году за счет сжатия задержек, а не за счет уменьшения технологического процесса.

Член правления Huawei и президент по полупроводниковому бизнесу Хэ Тинбо опубликовал вторую версию статьи Tao's Law, в которой подробно описана архитектура LogicFolding. Эта технология позволяет значительно увеличить плотность транзисторов в чипах Kirin и открывает путь к достижению тактовых частот выше 4 ГГц.

Детализация технологии LogicFolding

Согласно отчету Guancha.cn, статья, озаглавленная «Time Scaling Theory for Multi-Layer Electronic Systems», была размещена на платформе препринтов Китайской академии наук ChinaXiv 3 июля. В сравнении с базовой моделью Kirin 9030 Pro 2025 года, чип Kirin 2026 года, использующий LogicFolding, продемонстрировал увеличение плотности транзисторов с 155 млн транзисторов на мм² до 238 млн транзисторов на мм², что составляет прирост на 53,5%. Этот прогресс ранее требовал бы трех лет геометрического масштабирования.

Принцип работы и перспективы

LogicFolding представляет собой методику, которая разделяет цифровые, аналоговые и память-схемы на вертикально уложенные активные слои. Это обеспечивает существенное повышение плотности без необходимости полагаться на передовые технологические узлы. Хэ Тинбо представил план развития на следующее десятилетие, прогнозируя переход от локализованного складывания критических путей к всестороннему многослойному складыванию, где каждый пакет будет включать три, четыре или более активных слоев.

Этот эволюционный процесс поддерживается низкотемпературным гибридным соединением, которое ослабляет ограничения теплового бюджета между слоями, а также перемещением точек посадки сквозных кремниевых соединений с верхних металлических слоев вниз до M6, что высвобождает более 30% ресурсов маршрутизации верхних слоев. К 2035 году ожидается, что плотность транзисторов достигнет 400 млн транзисторов на мм² и более.

Решение проблемы пост-Закона Мура

LogicFolding напрямую решает фундаментальную проблему масштабирования полупроводников после Закона Мура. В статье утверждается, что традиционная метрика геометрического масштабирования достигла своего предела, поскольку бюджеты на разработку узла 2 нм превышают 1 миллиард долларов на чип, а стоимость транзисторов перестала снижаться. Tao's Law предлагает заменить геометрическое масштабирование на временное масштабирование, используя единую характеристическую постоянную времени тау в качестве унифицированной цели оптимизации в диапазоне двенадцати порядков величины — от скоростей переключения транзисторов в пикосекундах до отклика центров обработки данных в секундах.

Результаты валидации и вызовы

Были представлены два примера валидации в производственных условиях. На мобильном SoC LogicFolding обеспечил 55%-ное ступенчатое увеличение плотности транзисторов при фиксированном технологическом узле, одновременно снизив энергопотребление на 41% при эквивалентной производительности. Для систем искусственного интеллекта ожидается, что совместно разработанная унифицированная шинная архитектура с оптическим вводом/выводом около пакета и 3D-складыванием от края до поверхности приведет к росту аппаратной интеграции более чем в 100 раз к 2035 году.

Хэ Тинбо признал, что остаются серьезные трудности, включая разработку инструментария и методологии, вариации процесса от пластины к пластине и накладные расходы на вертикальные соединения. В статье подчеркивается, что ни одна организация не может решить эти проблемы в одиночку, позиционируя работу как отраслевой отчет и приглашение к более широкому участию индустрии. При этом исследование опирается на уроки, полученные из 381 массово произведенных чипов за период с мая 2020 года по май 2026 года.