A ChangXin Memory Technologies (CXMT) forneceu uma resposta à alegação da Micron de que o layout da célula DRAM 4F² não proporciona um aumento real na densidade. De acordo com um relatório publicado pela CXMT para investidores em 31 de outubro, a próxima plataforma tecnológica da empresa, de sexta geração, baseia-se na arquitetura 4F² e já foi testada com amostras de engenharia. Os primeiros produtos baseados em 4F² chegarão aos clientes até o final deste ano, seguidos pela produção em série, dependente da validação dos pedidos e da demanda do mercado.
O principal debate girou em torno dos fatores que limitam a densidade de bits na DRAM. Scott DeBoer, presidente e diretor de tecnologia e produtos da Micron, declarou em um webinar da empresa em 21 de outubro que a Micron continuará a desenvolver o caminho 6F² e se concentrará em DRAM 3D. Ele observou que a empresa estudou 4F² por mais de vinte anos, mas não encontrou um caminho viável de escalonamento, classificando alguns aspectos da discussão sobre 4F² como uma 'cortina de fumaça'. Na opinião de DeBoer, o limite teórico de densidade é determinado pelo tamanho e espaçamento do capacitor, e não pelo método de disposição do transistor.
A CXMT não contestou os princípios físicos, mas classificou o aumento da densidade de bits como um problema sistêmico complexo, onde as linhas de palavras, as linhas de bits e as estruturas de capacitores competem por espaço. A empresa enfatizou que cada arquitetura em um nó específico possui sua própria curva de custos, determinada pela complexidade da integração do processo, pelo número de etapas de litografia e pelo orçamento térmico. A CXMT afirmou que a escolha entre diferentes abordagens depende do histórico tecnológico do fabricante de memória, da existência de linhas de produção existentes, do portfólio de patentes e da estrutura de custos, e tais decisões merecem compreensão e respeito.
De acordo com uma análise de 1º de novembro, Samsung e SK hynix continuam a desenvolver 4F². A Samsung apresentou um protótipo 4F² de 16 Gbit no ISSCC 2026, que combina transistores verticais de canal com interconexão híbrida wafer-to-wafer. A empresa planeja usar 4F² em seus nós 10a, 10b e 10c antes de passar para DRAM 3D no nó 10d. Song Jae-hyuk, diretor técnico de semicondutores da Samsung, informou em 12 de outubro que os trabalhos em 4F² continuam. A SK hynix utiliza uma rota de porta vertical, que, segundo eles, aumenta a densidade de bits em mais de 20%, e testou operações de leitura e escrita em matrizes de teste em julho, planejando apresentar um trabalho sobre 4F² capacitivo no IEDM em dezembro.
A versão da CXMT utiliza um transistor do tipo Vertical Surrounded Gate (VSG), de acordo com a análise. A empresa afirma que trabalha com 4F² desde sua fundação e possui mais de 300 famílias de patentes publicadas sobre essa tecnologia. Como 4F² aumenta a densidade alterando o layout da célula, em vez de diminuir a largura das linhas, ele reduz o fator de área de 6 para 4 dentro dos limites alcançáveis pela litografia DUV. A CXMT informou que o DDR5 RDIMM, combinando 4F² com conexão híbrida, aparecerá perto do final do ano. A análise adverte que os módulos de servidor têm requisitos rigorosos de confiabilidade, portanto, a primeira versão servirá principalmente para teste da tecnologia.
