A Associação da Indústria de Semicondutores da Coreia avalia a lacuna tecnológica entre a China e a Coreia em memória em cerca de três anos para HBM, dois anos para DRAM e um ano para memória flash NAND, o que é menor do que as divergências de muitos anos observadas anteriormente em comentários da indústria. No entanto, esta análise se concentra na maturidade dos processos de fabricação em comparação com fabricantes como Samsung Electronics e SK hynix, e não na concorrência por participação de mercado ou financiamento.
No segmento DRAM, a ChangXin Memory Technologies (CXMT) passou do padrão DDR5 para a produção em massa de LPDDR5X e começou a lançar LPDDR6, sendo a Xiaomi nomeada como um dos primeiros consumidores de smartphones. Este ritmo de desenvolvimento de DRAM móvel é o sinal de curto prazo mais óbvio de que o processo principal da CXMT está reduzindo o atraso em relação aos concorrentes estabelecidos em relação a produtos tradicionais, mesmo que a produção de memória de alto desempenho permaneça estruturalmente mais complexa.
Os maiores desafios persistem na produção de HBM, onde as taxas de rendimento de chips funcionais permanecem baixas. De acordo com relatórios da DigiTimes, a taxa inicial de rendimento do HBM3 da CXMT atingiu quase 25%. As principais causas das falhas são a formação de vias de silício através (TSV), o empilhamento multicamadas e os processos de interconexão. Notas da indústria frequentemente apontam para milhares de furos TSV em cada pilha e uma baixa passagem nos testes finais em lotes iniciais. Análises no estilo SemiAnalysis geralmente dividem esse número geral em um processo de classificação mais fraco na extremidade frontal e uma montagem mais forte na extremidade traseira, enfatizando que HBM não é apenas 'DRAM mais pilha'; a interconexão vertical e o processo de colagem definem a principal curva de aprendizado para componentes de oito camadas ou mais.
Para simplificar o processo de empilhamento sem depender excessivamente da litografia EUV, a CXMT planeja implementar pilhas DRAM, adotando a experiência da conexão híbrida cobre-a-cobre XStacking da Yangtze Memory Technologies (YMTC). Isso implica uma conexão direta Cu-Cu em vez de depender exclusivamente de microbumps entre os cristais DRAM no nó G4 (aproximadamente classe 1z) da CXMT. A experiência da YMTC na criação de camadas NAND serve como processo de referência; Samsung e SK hynix são mencionados apenas como análogos tecnológicos para medir as lacunas. Será crucial observar se as pilhas DRAM com conexão híbrida conseguirão elevar as taxas de rendimento HBM da faixa de vinte e poucos por cento, o que será um ponto de controle de processo concreto, separado de quaisquer narrativas de receita divulgadas em outras fontes.