O especialista principal em semicondutores da Huawei, He Tingbo, apresentou novas medições baseadas no SoC Kirin 2026. Esses dados confirmam a Lei de Escalonamento de Tau (τ) da empresa e refutam diretamente a afirmação de que o empilhamento lógico tridimensional leva inevitavelmente ao superaquecimento. Este artigo foi publicado no ChinaXiv após versões anteriores apresentadas em maio e julho.
O trabalho enfatiza que o calor é a 'questão mais urgente' no contexto do escalonamento de Tau, mas as amostras de silício do Kirin demonstram uma tendência oposta. De acordo com resumos da mídia, a densidade de transistores aumentou em cerca de 55%, atingindo 238 milhões de transistores por milímetro quadrado em comparação com a geração anterior do Kirin, que tinha cerca de 155 milhões.
Com desempenho comparável, houve uma redução no consumo de energia: a potência da NPU diminuiu em cerca de 66%, a potência da GPU em 58% e o consumo de energia do núcleo da CPU em 41%. Especificamente, para a NPU, o Kirin 2026 forneceu uma capacidade de computação de IA de 29 TOPS com uma redução da frequência de clock em 63% e uma diminuição da tensão de 0,85 V para 0,55 V, o que resultou em uma queda na densidade de potência de cerca de 73%. Sob carga máxima, a NPU empilhada pode atingir 70 TOPS, mais do que o dobro dos valores de referência básicos.
A GPU conseguiu manter uma taxa de quadros de 61 fps com uma redução de tensão de cerca de 200 mV. A solução arquitetônica por trás dessas melhorias é o LogicFolding — um processo de empilhamento de lógica planar em camadas usando conexão híbrida, o que permite substituir longos condutores horizontais por conexões verticais curtas. A Huawei afirma que isso reduz a complexidade do roteamento do caminho crítico e os custos resistivos-capacitivos da transmissão de dados, pois, na opinião dos autores, uma parte significativa da potência do chip é consumida pela energia das interconexões, e não apenas pelas operações aritméticas. Um dos indicadores apresentados mostra uma redução dos buffers de frequência de aproximadamente 43.600 para 19.000.
O Kirin 2026 especifica um passo de conexão (bonding pitch) de 1,5 micrômetros com 50 milhões de conexões verticais em um nó tecnológico maduro, com planos de futura redução do passo em modelos Kirin subsequentes. No entanto, as melhorias não estão distribuídas uniformemente em todos os blocos. Uma versão inicial do DSP, implementada em uma arquitetura complexa, reduziu o consumo de energia em 25%, mas aumentou a densidade de potência em 24% devido à redução da área em 40%; He observa que o desenvolvimento posterior do DSP para o Kirin 2027 reduz o consumo de energia em 47% com densidade abaixo do nível da base planar.
As melhorias nos blocos da CPU são menos pronunciadas, pois as cargas de trabalho sequenciais não podem utilizar facilmente a margem de tensão através do paralelismo, como os blocos NPU ou GPU. He enfatiza que Tau é uma lei de escalonamento temporal, e não uma vantagem automática de eficiência energética: se os desenvolvedores usarem a margem de tempo apenas para aumentar a frequência, os chips podem consumir mais energia. O trabalho futuro inclui o refinamento do passo de conexão híbrida, o combate à deformação das placas, o alinhamento nanométrico e o desenvolvimento de EDA que modele conjuntamente os parâmetros térmicos, de voltagem e de layout. Essencialmente, esta história trata de arquitetura de silício, e não do lançamento de um novo telefone, pois a densidade e o consumo de energia medidos no silício do Kirin destinado à produção servem como prova de que o empilhamento topológico pode fornecer uma reserva de desempenho após Moore sem esperar por uma nova etapa de litografia.