Um grupo conjunto de pesquisadores da Universidade de Pequim e do Instituto de Microsistemas de Xangai da Academia Chinesa de Ciências desenvolveu o primeiro chip no mundo com dinâmica neuromórfica de nível de milissegundo, baseado em memristores de transição de fase. Este desenvolvimento foi publicado na revista Science em 14 de julho.
Este chip, com apenas 0,28 milímetros quadrados, é capaz de atingir um atraso de cálculo de 2,12 milissegundos. Ele integra matrizes de computação na memória para executar operações matriciais e matrizes de deslocamento em degraus para integração adaptativa.
O chip muda fundamentalmente a abordagem aos cálculos em sistemas de dinâmica neural. A arquitetura tradicional de Von Neumann separa memória e processador, forçando os dados a se moverem constantemente entre eles, criando gargalos de latência e consumo de energia ao resolver equações diferenciais necessárias para a dinâmica neural. A equipe da Universidade de Pequim resolveu esse problema de outra forma, utilizando as propriedades físicas dos próprios dispositivos de memória de transição de fase para realizar os cálculos, em vez de criar circuitos digitais mais rápidos.
Os memristores de transição de fase possuem condutividade continuamente variável, que pode ser programada com precisão e desenvolvida de forma previsível ao longo do tempo. Os pesquisadores correlacionaram a busca pela integração adaptativa exigida pelos resolvedores de dinâmica neural diretamente com a evolução da condutividade desses memristores. Isso significa que a busca, avaliação e ajuste do tamanho do passo, que os circuitos digitais realizam através de múltiplos ciclos de clock, ocorre por meio da evolução física dentro do próprio dispositivo.
Além disso, o controle multinível da condutividade permite a criação de matrizes de computação em memória de alta densidade, que armazenam simultaneamente os pesos da rede neural e executam operações matriciais dentro de uma única matriz.
Os dados experimentais demonstram um desempenho impressionante. Em comparação com os aceleradores ASIC mais avançados, o sistema oferece um aumento de 3,82 a 36,27 vezes com uma redução no consumo de energia de 3,9% a 7,8%. Em tarefas de reconstrução de superfície do córtex cerebral de alta precisão, o sistema supera o GPU NVIDIA A100 em 50,38 a 478,18 vezes. Este foi o primeiro caso em que o hardware de dinâmica neural foi levado a operar em modo de tempo real de nível de milissegundo, transformando aplicações anteriormente limitadas ao processamento offline em capacidades de tempo real online.
O artigo publicado na Science também contém um artigo de revisão descrevendo este trabalho como uma mudança de paradigma nos cálculos controlados fisicamente. A importância deste desenvolvimento vai além da modelagem cerebral demonstrada e inclui potencial para interfaces cérebro-computador em tempo real, gêmeos digitais do cérebro, navegação neural para cirurgia e diagnóstico inteligente de doenças neurodegenerativas. O chip, operando a 50 MHz com pipeline de 9 estágios, demonstra que inovações arquitetônicas podem proporcionar melhorias de ordem de magnitude em comparação com a abordagem de 'força bruta' usando GPUs para tarefas de computação especializadas.
A pesquisa foi apoiada pelos programas New Cornerstone Investigator, Programa Nacional de P&D e Fundação Nacional de Ciências Naturais, bem como pelo Laboratório Chave de Chips de Computação em Memória de Guangdong. Este chip representa uma contribuição claramente chinesa para a área em desenvolvimento de computação controlada fisicamente com computação em memória, onde o aumento de desempenho é determinado pela física dos dispositivos, e não pela escalabilidade da Lei de Moore.
He Tingbo, membro do conselho da Huawei e presidente de negócios de semicondutores, publicou a segunda versão do artigo Tao's Law, que descreve em detalhes a arquitetura LogicFolding. Esta tecnologia permite aumentar significativamente a densidade de transistores nos chips Kirin e abre caminho para atingir frequências de clock acima de 4 GHz.
De acordo com o relatório Guancha.cn, o artigo intitulado 'Time Scaling Theory for Multi-Layer Electronic Systems' foi publicado na plataforma de pré-publicações da Academia Chinesa de Ciências, ChinaXiv, em 3 de julho. Em comparação com o modelo base Kirin 9030 Pro de 2025, o chip Kirin de 2026 que utiliza LogicFolding demonstrou um aumento na densidade de transistores de 155 milhões de transistores por mm² para 238 milhões de transistores por mm², representando um aumento de 53,5%. Este progresso anteriormente exigiria três anos de escalonamento geométrico.
LogicFolding é uma metodologia que divide os esquemas digitais, analógicos e de memória em camadas ativas empilhadas verticalmente. Isso garante um aumento significativo na densidade sem depender de nós tecnológicos avançados. He Tingbo apresentou um plano de desenvolvimento para a próxima década, prevendo a transição do empilhamento localizado de caminhos críticos para o empilhamento multicamadas abrangente, onde cada pacote incluirá três, quatro ou mais camadas ativas.
Este processo evolutivo é suportado pela conexão híbrida de baixa temperatura, que atenua as restrições do orçamento térmico entre as camadas, bem como pelo deslocamento dos pontos de contato das conexões de silício através de camadas dos níveis metálicos superiores para M6, liberando mais de 30% dos recursos de roteamento das camadas superiores. Espera-se que, até 2035, a densidade de transistores atinja 400 milhões de transistores por mm² ou mais.
LogicFolding resolve diretamente o problema fundamental de escalonamento de semicondutores após a Lei de Moore. O artigo afirma que a métrica tradicional de escalonamento geométrico atingiu seu limite, pois os orçamentos de desenvolvimento de nós de 2 nm excedem 1 bilhão de dólares por chip, e o custo dos transistores deixou de diminuir. A Lei Tao propõe substituir o escalonamento geométrico pelo escalonamento temporal, usando uma constante de tempo tau característica unificada como objetivo de otimização unificado em uma faixa de doze ordens de magnitude — desde velocidades de comutação de transistores em picosegundos até a resposta de data centers em segundos.
Foram apresentados dois exemplos de validação em condições de produção. No SoC móvel, o LogicFolding proporcionou um aumento escalonado de 55% na densidade de transistores em um nó tecnológico fixo, ao mesmo tempo que reduziu o consumo de energia em 41% com desempenho equivalente. Para sistemas de inteligência artificial, espera-se que a arquitetura de barramento unificada desenvolvida em conjunto com entrada/saída óptica perto do pacote e empilhamento 3D de ponta a superfície leve a um aumento da integração de hardware em mais de 100 vezes até 2035.
He Tingbo reconheceu que ainda existem sérios desafios, incluindo o desenvolvimento de ferramentas e metodologias, variações de processo de wafer para wafer e custos adicionais de conexões verticais. O artigo enfatiza que nenhuma organização pode resolver esses problemas sozinha, posicionando o trabalho como um relatório da indústria e um convite à participação mais ampla da indústria. Além disso, a pesquisa se baseia nas lições aprendidas com 381 chips produzidos em massa no período de maio de 2020 a maio de 2026.
