A Huawei apresentou dados medidos sobre o chip Kirin 2026 no âmbito da publicação Tao Law V2. De acordo com esses dados, o chip demonstra uma densidade de 238 milhões de transistores por milímetro quadrado, alcançada graças à arquitetura LogicFolding. Este resultado representa um aumento de densidade de 53,5% em comparação com o modelo base Kirin 9030 Pro, que possui uma densidade de 155 milhões de transistores por milímetro quadrado.
O chip Kirin 2026 foi fabricado no mesmo nó tecnológico que o modelo base Kirin 9030 Pro. Além do aumento da densidade, o dispositivo demonstrou uma redução no consumo de energia de 41% em modo normalizado, um aumento da frequência da CPU de 2,74 GHz para 3,1 GHz e uma melhoria na frequência de operação da SRAM em mais de 40%.
Paralelamente à publicação dos dados do Tao Law V2, o Goldman Sachs ajustou a alocação de capital em direção às cadeias de suprimentos de semicondutores. O analista Brian Garrett do Goldman Sachs publicou um relatório observando que os investidores estão subestimando as megacorporações tecnológicas americanas, preferindo posições no setor de semicondutores. O Goldman aumentou significativamente as previsões de preços de chips de memória, esperando um crescimento de até 280% nos preços de DRAM e de até 250% na memória flash NAND até 2026.
A Omdia prevê um crescimento global da receita de semicondutores de 62,7% em termos anuais em 2026, impulsionado pelo setor de memória. A TrendForce espera que os preços contratuais de DRAM no terceiro trimestre de 2026 aumentem de 13% a 18% trimestralmente.
Empresas chinesas listadas no mercado local confirmam este ciclo de mercado através de seus relatórios financeiros. O líder de mercado de módulos de memória relatou um lucro líquido no primeiro semestre de 2026 de 9,2 a 11,0 bilhões de yuans, representando um aumento de 622 a 744 vezes em comparação com o mesmo período do ano anterior. Uma receita substancial obtida pela reavaliação de estoques em meio ao aumento dos preços da memória criou o ciclo de lucratividade mais forte na história do setor. O crescimento do lucro se estende por toda a cadeia de suprimentos, incluindo projeto, fabricação, embalagem, teste e componentes de equipamento.
O Índice CSI Chip Industry reflete esta oportunidade em toda a cadeia. Diferentemente de índices altamente especializados, este índice, composto por 50 componentes, abrange todo o ciclo de produção de chips, considerando simultaneamente a demanda por embalagem avançada impulsionada pela tecnologia LogicFolding, o aumento dos preços da memória e a localização de equipamentos. O fundo de índice que rastreia este índice registrou um retorno de 299,84% nos últimos dois anos. A convergência de três fatores — tecnologia Tao Law comprovada, rotação de capital institucional e crescimento de receita comprovado — fortalece o potencial de investimento do ciclo de semicondutores.
A Huawei lançou a segunda versão de seu framework conhecido como Lei Tau ($tau$ scaling). Este framework propõe um novo modelo de escalonamento de chips baseado na redução da latência total do sistema, desafiando assim a Lei de Moore, e é apoiado por dados específicos de produção e um roteiro até 2035.
A Lei de Moore, que definiu o desenvolvimento da indústria de semicondutores por mais de cinco décadas, enfrenta duas limitações. Em nós de 7 nm e inferiores, o ganho de desempenho pela redução de cada nó está diminuindo, e o custo de projeto de um chip de 2 nm ultrapassou 1 bilhão de dólares.
A Lei Tau, desenvolvida por He Tingbo, membro do conselho da Huawei e presidente de semicondutores, afirma que, em vez de reduzir transistores, a indústria deve otimizar toda a cadeia de computação — desde a comutação de transistores em nível de picosegundos até o agendamento de tarefas em data centers em nível de segundos.
O documento V2 apresenta dois estudos de caso confirmados. Para SoCs móveis, a tecnologia LogicFolding da Huawei permite separar os esquemas digital, analógico e de memória em dois wafers verticalmente empilhados usando uma conexão híbrida ultrafina. Este método aumentou a densidade de transistores de 155 milhões Tr/mm² para 238 milhões Tr/mm², excedendo o aumento de 50% em comparação com a geração anterior no mesmo nó tecnológico.
Para clusters de data centers de inteligência artificial, a Lei Tau foca na latência de transmissão de dados entre chips e racks, pois mais de 80% da energia é consumida no movimento de dados, e não no processamento. A solução proposta combina três inovações: um Barramento Unificado (Unified Bus), que fornece uma conexão direta com semântica de memória de pilha completa, reduzindo a latência de dezenas de microssegundos para cerca de 100 nanossegundos; um motor óptico Hi-ONE, capaz de transmitir 8 Tb/s por módulo a uma distância de até 100 metros; e a tecnologia 3D Folding, que move módulos de memória, alimentação e óptica das bordas do chip para sua superfície, permitindo que a largura de banda e a potência cresçam quadraticamente em relação ao processamento.
A Lei Tau marca uma mudança de paradigma: a transição da otimização de uma dimensão para a métrica de latência de toda a pilha. Em vez de cada parte otimizar sua camada independentemente, toda a cadeia, do transistor ao data center, agora visa uma única métrica alvo $\tau$. O documento prevê uma melhoria na integração de hardware em 100 vezes até 2035 através da redução de latências, e não pela diminuição do processo tecnológico.
He Tingbo, membro do conselho da Huawei e presidente de negócios de semicondutores, publicou a segunda versão do artigo Tao's Law, que descreve em detalhes a arquitetura LogicFolding. Esta tecnologia permite aumentar significativamente a densidade de transistores nos chips Kirin e abre caminho para atingir frequências de clock acima de 4 GHz.
De acordo com o relatório Guancha.cn, o artigo intitulado 'Time Scaling Theory for Multi-Layer Electronic Systems' foi publicado na plataforma de pré-publicações da Academia Chinesa de Ciências, ChinaXiv, em 3 de julho. Em comparação com o modelo base Kirin 9030 Pro de 2025, o chip Kirin de 2026 que utiliza LogicFolding demonstrou um aumento na densidade de transistores de 155 milhões de transistores por mm² para 238 milhões de transistores por mm², representando um aumento de 53,5%. Este progresso anteriormente exigiria três anos de escalonamento geométrico.
LogicFolding é uma metodologia que divide os esquemas digitais, analógicos e de memória em camadas ativas empilhadas verticalmente. Isso garante um aumento significativo na densidade sem depender de nós tecnológicos avançados. He Tingbo apresentou um plano de desenvolvimento para a próxima década, prevendo a transição do empilhamento localizado de caminhos críticos para o empilhamento multicamadas abrangente, onde cada pacote incluirá três, quatro ou mais camadas ativas.
Este processo evolutivo é suportado pela conexão híbrida de baixa temperatura, que atenua as restrições do orçamento térmico entre as camadas, bem como pelo deslocamento dos pontos de contato das conexões de silício através de camadas dos níveis metálicos superiores para M6, liberando mais de 30% dos recursos de roteamento das camadas superiores. Espera-se que, até 2035, a densidade de transistores atinja 400 milhões de transistores por mm² ou mais.
LogicFolding resolve diretamente o problema fundamental de escalonamento de semicondutores após a Lei de Moore. O artigo afirma que a métrica tradicional de escalonamento geométrico atingiu seu limite, pois os orçamentos de desenvolvimento de nós de 2 nm excedem 1 bilhão de dólares por chip, e o custo dos transistores deixou de diminuir. A Lei Tao propõe substituir o escalonamento geométrico pelo escalonamento temporal, usando uma constante de tempo tau característica unificada como objetivo de otimização unificado em uma faixa de doze ordens de magnitude — desde velocidades de comutação de transistores em picosegundos até a resposta de data centers em segundos.
Foram apresentados dois exemplos de validação em condições de produção. No SoC móvel, o LogicFolding proporcionou um aumento escalonado de 55% na densidade de transistores em um nó tecnológico fixo, ao mesmo tempo que reduziu o consumo de energia em 41% com desempenho equivalente. Para sistemas de inteligência artificial, espera-se que a arquitetura de barramento unificada desenvolvida em conjunto com entrada/saída óptica perto do pacote e empilhamento 3D de ponta a superfície leve a um aumento da integração de hardware em mais de 100 vezes até 2035.
He Tingbo reconheceu que ainda existem sérios desafios, incluindo o desenvolvimento de ferramentas e metodologias, variações de processo de wafer para wafer e custos adicionais de conexões verticais. O artigo enfatiza que nenhuma organização pode resolver esses problemas sozinha, posicionando o trabalho como um relatório da indústria e um convite à participação mais ampla da indústria. Além disso, a pesquisa se baseia nas lições aprendidas com 381 chips produzidos em massa no período de maio de 2020 a maio de 2026.
