He Tingbo, membro do conselho da Huawei e presidente de negócios de semicondutores, publicou a segunda versão do artigo Tao's Law, que descreve em detalhes a arquitetura LogicFolding. Esta tecnologia permite aumentar significativamente a densidade de transistores nos chips Kirin e abre caminho para atingir frequências de clock acima de 4 GHz.
Detalhes da Tecnologia LogicFolding
De acordo com o relatório Guancha.cn, o artigo intitulado 'Time Scaling Theory for Multi-Layer Electronic Systems' foi publicado na plataforma de pré-publicações da Academia Chinesa de Ciências, ChinaXiv, em 3 de julho. Em comparação com o modelo base Kirin 9030 Pro de 2025, o chip Kirin de 2026 que utiliza LogicFolding demonstrou um aumento na densidade de transistores de 155 milhões de transistores por mm² para 238 milhões de transistores por mm², representando um aumento de 53,5%. Este progresso anteriormente exigiria três anos de escalonamento geométrico.
Princípio de Funcionamento e Perspectivas
LogicFolding é uma metodologia que divide os esquemas digitais, analógicos e de memória em camadas ativas empilhadas verticalmente. Isso garante um aumento significativo na densidade sem depender de nós tecnológicos avançados. He Tingbo apresentou um plano de desenvolvimento para a próxima década, prevendo a transição do empilhamento localizado de caminhos críticos para o empilhamento multicamadas abrangente, onde cada pacote incluirá três, quatro ou mais camadas ativas.
Este processo evolutivo é suportado pela conexão híbrida de baixa temperatura, que atenua as restrições do orçamento térmico entre as camadas, bem como pelo deslocamento dos pontos de contato das conexões de silício através de camadas dos níveis metálicos superiores para M6, liberando mais de 30% dos recursos de roteamento das camadas superiores. Espera-se que, até 2035, a densidade de transistores atinja 400 milhões de transistores por mm² ou mais.
Solução para o Problema Pós-Lei de Moore
LogicFolding resolve diretamente o problema fundamental de escalonamento de semicondutores após a Lei de Moore. O artigo afirma que a métrica tradicional de escalonamento geométrico atingiu seu limite, pois os orçamentos de desenvolvimento de nós de 2 nm excedem 1 bilhão de dólares por chip, e o custo dos transistores deixou de diminuir. A Lei Tao propõe substituir o escalonamento geométrico pelo escalonamento temporal, usando uma constante de tempo tau característica unificada como objetivo de otimização unificado em uma faixa de doze ordens de magnitude — desde velocidades de comutação de transistores em picosegundos até a resposta de data centers em segundos.
Resultados de Validação e Desafios
Foram apresentados dois exemplos de validação em condições de produção. No SoC móvel, o LogicFolding proporcionou um aumento escalonado de 55% na densidade de transistores em um nó tecnológico fixo, ao mesmo tempo que reduziu o consumo de energia em 41% com desempenho equivalente. Para sistemas de inteligência artificial, espera-se que a arquitetura de barramento unificada desenvolvida em conjunto com entrada/saída óptica perto do pacote e empilhamento 3D de ponta a superfície leve a um aumento da integração de hardware em mais de 100 vezes até 2035.
He Tingbo reconheceu que ainda existem sérios desafios, incluindo o desenvolvimento de ferramentas e metodologias, variações de processo de wafer para wafer e custos adicionais de conexões verticais. O artigo enfatiza que nenhuma organização pode resolver esses problemas sozinha, posicionando o trabalho como um relatório da indústria e um convite à participação mais ampla da indústria. Além disso, a pesquisa se baseia nas lições aprendidas com 381 chips produzidos em massa no período de maio de 2020 a maio de 2026.