A Huawei lançou a segunda versão de seu framework conhecido como Lei Tau ($tau$ scaling). Este framework propõe um novo modelo de escalonamento de chips baseado na redução da latência total do sistema, desafiando assim a Lei de Moore, e é apoiado por dados específicos de produção e um roteiro até 2035.
A Lei de Moore, que definiu o desenvolvimento da indústria de semicondutores por mais de cinco décadas, enfrenta duas limitações. Em nós de 7 nm e inferiores, o ganho de desempenho pela redução de cada nó está diminuindo, e o custo de projeto de um chip de 2 nm ultrapassou 1 bilhão de dólares.
A Lei Tau, desenvolvida por He Tingbo, membro do conselho da Huawei e presidente de semicondutores, afirma que, em vez de reduzir transistores, a indústria deve otimizar toda a cadeia de computação — desde a comutação de transistores em nível de picosegundos até o agendamento de tarefas em data centers em nível de segundos.
O documento V2 apresenta dois estudos de caso confirmados. Para SoCs móveis, a tecnologia LogicFolding da Huawei permite separar os esquemas digital, analógico e de memória em dois wafers verticalmente empilhados usando uma conexão híbrida ultrafina. Este método aumentou a densidade de transistores de 155 milhões Tr/mm² para 238 milhões Tr/mm², excedendo o aumento de 50% em comparação com a geração anterior no mesmo nó tecnológico.
Para clusters de data centers de inteligência artificial, a Lei Tau foca na latência de transmissão de dados entre chips e racks, pois mais de 80% da energia é consumida no movimento de dados, e não no processamento. A solução proposta combina três inovações: um Barramento Unificado (Unified Bus), que fornece uma conexão direta com semântica de memória de pilha completa, reduzindo a latência de dezenas de microssegundos para cerca de 100 nanossegundos; um motor óptico Hi-ONE, capaz de transmitir 8 Tb/s por módulo a uma distância de até 100 metros; e a tecnologia 3D Folding, que move módulos de memória, alimentação e óptica das bordas do chip para sua superfície, permitindo que a largura de banda e a potência cresçam quadraticamente em relação ao processamento.
A Lei Tau marca uma mudança de paradigma: a transição da otimização de uma dimensão para a métrica de latência de toda a pilha. Em vez de cada parte otimizar sua camada independentemente, toda a cadeia, do transistor ao data center, agora visa uma única métrica alvo $\tau$. O documento prevê uma melhoria na integração de hardware em 100 vezes até 2035 através da redução de latências, e não pela diminuição do processo tecnológico.
A Huawei lançou a segunda versão de seu trabalho científico 'Lei de Tao', intitulada 'Teoria de Escalonamento Temporal para Sistemas Eletrônicos Multicamadas'. Este documento demonstra a abordagem sistemática da empresa para manter o escalonamento do desempenho dos chips na era pós-Moore, apesar das restrições relacionadas ao embargo no uso de equipamentos avançados de litografia EUV e DUV.
O conceito da Lei de Tao é nomeado em homenagem ao presidente do negócio de semicondutores da Huawei, He Tingbo. Ele é baseado na função de valor constante temporal complexo $\tau = f(\tau_{transistor}, \tau_{circuito}, \tau_{chip}, \tau_{sistema})$, que divide o tempo do sistema em quatro valores constantes subjacentes interconectados nos níveis de transistor, circuito, chip e sistema. Os engenheiros alcançam o escalonamento completo da função $\tau$ comprimindo os atrasos em cada um desses níveis.
O chip Kirin 2026, que será usado nos smartphones topo de linha da Huawei de 2026, é o primeiro SoC móvel produzido em massa a confirmar a aplicabilidade da Lei de Tao. Sua principal novidade é a metodologia de projeto 'Logic Folding'. Este método distribui registradores e circuitos lógicos entre duas camadas (wafers) conectadas por interconexões verticais de soldagem híbrida. Ao contrário do empilhamento vertical de DRAM em HBM, o Logic Folding separa componentes lógicos funcionais em múltiplas camadas de wafers para otimizar o layout hierárquico.
Este método pode ser comparado à transformação de uma casa térrea em um duplex de dois andares sem alterar os materiais de construção. Sem depender de litografia mais avançada ou redução do tamanho dos transistores, o Logic Folding reduz as longas trilhas metálicas no chip a canais verticais curtos entre as camadas. No nível do circuito ($\tau_{circuito}$), isso garante a miniaturização do valor constante temporal.
Em comparação com o modelo base Kirin 9030 Pro, fabricado com processos de produção idênticos, o Kirin 2026, equipado com Logic Folding, atinge uma densidade de transistores de 238 MTr/mm² de acordo com o método de medição da Huawei, o que equivale a 175,39 MTr/mm² pelo padrão da indústria (excluindo dispositivos auxiliares de isolamento e preenchimento). Isso representa uma melhoria de densidade em um ciclo, que tradicionalmente exigiria três anos de escalonamento geométrico. Esta densidade ultrapassa ligeiramente a faixa de densidade lógica de 5 nm do processo planar da TSMC, que é de 138,2–171,3 MTr/mm².
Além disso, o Kirin 2026 reduz a tensão de alimentação em 0,2V, mantendo um desempenho equivalente ao Kirin 9030 Pro. O consumo de energia medido é de apenas 59% do nível base, e a densidade de potência é de 94,4%. A Huawei enfatiza que o Kirin 2026 utiliza uma implementação conservadora do Logic Folding, indicando um potencial significativo para maior aumento de densidade. A empresa prevê atingir uma densidade de transistores de 400 MTr/mm² (ou 294,8 MTr/mm² pelo padrão da indústria) ou superior até 2035, sendo que o Logic Folding permitirá que as frequências dos núcleos Kirin excedam 4 GHz.
A Lei de Tao também é aplicável a aplicações em data centers para inteligência artificial, onde mais de 80% da energia é consumida na transmissão de dados e mais de 70% do custo do sistema é atribuído ao armazenamento de dados. A implementação da Huawei para data centers inclui a arquitetura Unified Bus, o motor óptico Hi-ONE near-package e a topologia de empacotamento 3D Folding para comprimir os valores constantes temporais de comunicação no nível $\tau_{sistema}$.
He Tingbo, membro do conselho da Huawei e presidente de negócios de semicondutores, publicou a segunda versão do artigo Tao's Law, que descreve em detalhes a arquitetura LogicFolding. Esta tecnologia permite aumentar significativamente a densidade de transistores nos chips Kirin e abre caminho para atingir frequências de clock acima de 4 GHz.
De acordo com o relatório Guancha.cn, o artigo intitulado 'Time Scaling Theory for Multi-Layer Electronic Systems' foi publicado na plataforma de pré-publicações da Academia Chinesa de Ciências, ChinaXiv, em 3 de julho. Em comparação com o modelo base Kirin 9030 Pro de 2025, o chip Kirin de 2026 que utiliza LogicFolding demonstrou um aumento na densidade de transistores de 155 milhões de transistores por mm² para 238 milhões de transistores por mm², representando um aumento de 53,5%. Este progresso anteriormente exigiria três anos de escalonamento geométrico.
LogicFolding é uma metodologia que divide os esquemas digitais, analógicos e de memória em camadas ativas empilhadas verticalmente. Isso garante um aumento significativo na densidade sem depender de nós tecnológicos avançados. He Tingbo apresentou um plano de desenvolvimento para a próxima década, prevendo a transição do empilhamento localizado de caminhos críticos para o empilhamento multicamadas abrangente, onde cada pacote incluirá três, quatro ou mais camadas ativas.
Este processo evolutivo é suportado pela conexão híbrida de baixa temperatura, que atenua as restrições do orçamento térmico entre as camadas, bem como pelo deslocamento dos pontos de contato das conexões de silício através de camadas dos níveis metálicos superiores para M6, liberando mais de 30% dos recursos de roteamento das camadas superiores. Espera-se que, até 2035, a densidade de transistores atinja 400 milhões de transistores por mm² ou mais.
LogicFolding resolve diretamente o problema fundamental de escalonamento de semicondutores após a Lei de Moore. O artigo afirma que a métrica tradicional de escalonamento geométrico atingiu seu limite, pois os orçamentos de desenvolvimento de nós de 2 nm excedem 1 bilhão de dólares por chip, e o custo dos transistores deixou de diminuir. A Lei Tao propõe substituir o escalonamento geométrico pelo escalonamento temporal, usando uma constante de tempo tau característica unificada como objetivo de otimização unificado em uma faixa de doze ordens de magnitude — desde velocidades de comutação de transistores em picosegundos até a resposta de data centers em segundos.
Foram apresentados dois exemplos de validação em condições de produção. No SoC móvel, o LogicFolding proporcionou um aumento escalonado de 55% na densidade de transistores em um nó tecnológico fixo, ao mesmo tempo que reduziu o consumo de energia em 41% com desempenho equivalente. Para sistemas de inteligência artificial, espera-se que a arquitetura de barramento unificada desenvolvida em conjunto com entrada/saída óptica perto do pacote e empilhamento 3D de ponta a superfície leve a um aumento da integração de hardware em mais de 100 vezes até 2035.
He Tingbo reconheceu que ainda existem sérios desafios, incluindo o desenvolvimento de ferramentas e metodologias, variações de processo de wafer para wafer e custos adicionais de conexões verticais. O artigo enfatiza que nenhuma organização pode resolver esses problemas sozinha, posicionando o trabalho como um relatório da indústria e um convite à participação mais ampla da indústria. Além disso, a pesquisa se baseia nas lições aprendidas com 381 chips produzidos em massa no período de maio de 2020 a maio de 2026.
