Huawei apresenta Kirin 2026 com tecnologia Logic Folding, alcançando alta densidade de transistores

A Huawei lançou a segunda versão de seu trabalho científico 'Lei de Tao', intitulada 'Teoria de Escalonamento Temporal para Sistemas Eletrônicos Multicamadas'. Este documento demonstra a abordagem sistemática da empresa para manter o escalonamento do desempenho dos chips na era pós-Moore, apesar das restrições relacionadas ao embargo no uso de equipamentos avançados de litografia EUV e DUV.

Princípio da Lei de Tao

O conceito da Lei de Tao é nomeado em homenagem ao presidente do negócio de semicondutores da Huawei, He Tingbo. Ele é baseado na função de valor constante temporal complexo $\tau = f(\tau_{transistor}, \tau_{circuito}, \tau_{chip}, \tau_{sistema})$, que divide o tempo do sistema em quatro valores constantes subjacentes interconectados nos níveis de transistor, circuito, chip e sistema. Os engenheiros alcançam o escalonamento completo da função $\tau$ comprimindo os atrasos em cada um desses níveis.

Inovação Kirin 2026

O chip Kirin 2026, que será usado nos smartphones topo de linha da Huawei de 2026, é o primeiro SoC móvel produzido em massa a confirmar a aplicabilidade da Lei de Tao. Sua principal novidade é a metodologia de projeto 'Logic Folding'. Este método distribui registradores e circuitos lógicos entre duas camadas (wafers) conectadas por interconexões verticais de soldagem híbrida. Ao contrário do empilhamento vertical de DRAM em HBM, o Logic Folding separa componentes lógicos funcionais em múltiplas camadas de wafers para otimizar o layout hierárquico.

Vantagens do Logic Folding

Este método pode ser comparado à transformação de uma casa térrea em um duplex de dois andares sem alterar os materiais de construção. Sem depender de litografia mais avançada ou redução do tamanho dos transistores, o Logic Folding reduz as longas trilhas metálicas no chip a canais verticais curtos entre as camadas. No nível do circuito ($\tau_{circuito}$), isso garante a miniaturização do valor constante temporal.

Indicadores de Desempenho

Em comparação com o modelo base Kirin 9030 Pro, fabricado com processos de produção idênticos, o Kirin 2026, equipado com Logic Folding, atinge uma densidade de transistores de 238 MTr/mm² de acordo com o método de medição da Huawei, o que equivale a 175,39 MTr/mm² pelo padrão da indústria (excluindo dispositivos auxiliares de isolamento e preenchimento). Isso representa uma melhoria de densidade em um ciclo, que tradicionalmente exigiria três anos de escalonamento geométrico. Esta densidade ultrapassa ligeiramente a faixa de densidade lógica de 5 nm do processo planar da TSMC, que é de 138,2–171,3 MTr/mm².

Eficiência Energética e Previsões

Além disso, o Kirin 2026 reduz a tensão de alimentação em 0,2V, mantendo um desempenho equivalente ao Kirin 9030 Pro. O consumo de energia medido é de apenas 59% do nível base, e a densidade de potência é de 94,4%. A Huawei enfatiza que o Kirin 2026 utiliza uma implementação conservadora do Logic Folding, indicando um potencial significativo para maior aumento de densidade. A empresa prevê atingir uma densidade de transistores de 400 MTr/mm² (ou 294,8 MTr/mm² pelo padrão da indústria) ou superior até 2035, sendo que o Logic Folding permitirá que as frequências dos núcleos Kirin excedam 4 GHz.

Aplicação em Data Centers

A Lei de Tao também é aplicável a aplicações em data centers para inteligência artificial, onde mais de 80% da energia é consumida na transmissão de dados e mais de 70% do custo do sistema é atribuído ao armazenamento de dados. A implementação da Huawei para data centers inclui a arquitetura Unified Bus, o motor óptico Hi-ONE near-package e a topologia de empacotamento 3D Folding para comprimir os valores constantes temporais de comunicação no nível $\tau_{sistema}$.

A AIFU Semiconductor chinesa visa a produção de um bilhão de chips BAW, desafiando o monopólio estrangeiro

A AIFU Semiconductor, sediada em Guangzhou, está aumentando a produção de chips filtrantes BAW para um bilhão de unidades. Isso permite que ela entre no mercado anteriormente controlado pela Broadcom e Qorvo, no segmento de filtros de radiofrequência 5G, utilizando tecnologia patenteada baseada em nitreto de alumínio monocristalino.

Superioridade Tecnológica e Penetração de Mercado

A AIFU Semiconductor é a única empresa na China e a terceira no mundo a dominar toda a cadeia de produção de chips filtrantes BAW para faixas de frequência médias e altas do 5G. A empresa visa atingir uma capacidade de produção anual superior a um bilhão de chips, com um nível estável de rendimento de 98–99%. Os produtos da empresa já estão integrados às linhas de produção de grandes fabricantes de terminais, como Samsung e ZTE.

Superação de Barreiras de Patentes

Os chips BAW são elementos chave nos sistemas de front-end de radiofrequência para redes 5G e superiores, influenciando diretamente a qualidade do sinal recebido e a capacidade dos terminais inteligentes de resistir a interferências. Anteriormente, as empresas americanas Broadcom e Qorvo monopolizaram efetivamente os mercados e patentes de filtros 5G. A AIFU Semiconductor conseguiu superar essa barreira através do desenvolvimento de sua própria tecnologia baseada em nitreto de alumínio monocristalino (ScAlN), contornando as restrições de patentes relacionadas ao nitreto de alumínio policristalino impostas pelos gigantes estrangeiros.

Vantagens do Material e Conquistas de Produção

Ao contrário do nitreto de alumínio policristalino usado na indústria, o nitreto de alumínio monocristalino oferece características piezoelétricas superiores e eficiência na transmissão de ondas acústicas, tornando-o um material ideal para filtros BAW de alto desempenho. A empresa construiu em Guangzhou a primeira linha de produção mundial para fabricação em massa de chips BAW de 8 polegadas. Em 2015, a AIFU Semiconductor lançou uma linha piloto 5G SABAR BAW com capacidade mensal de 500.000 unidades. Até 2020, expandiu a produção para 30 milhões de unidades por mês. Atualmente, a empresa realiza produção em massa estável de quase 100 modelos de chips.

Redução de Custos e Expansão de Aplicações

Graças a avanços tecnológicos sistemáticos em materiais, simplificação dos processos de fabricação de chips e garantia de suprimentos domésticos, a empresa alcançou uma redução de 30–40% nos custos de produção totais em comparação com equivalentes estrangeiros. Além disso, os chips SABAR demonstram melhorias nas principais métricas de desempenho em mais de 20%. Um smartphone geralmente requer mais de 30 filtros que cobrem diferentes faixas de frequência, e os produtos da AIFU Semiconductor agora suportam frequências acima de 10 GHz. A empresa modernizou cerca de 12 conjuntos de equipamentos semicondutores para suportar seu processo patenteado, sendo que alguns componentes principais foram desenvolvidos internamente. A sede da empresa em Guangzhou, com 50 m² (3,3 hectares), concluiu a construção e está passando pela fase de instalação da sala limpa.

Perspectivas de Crescimento e Novos Mercados

Além das telecomunicações móveis, os filtros de alta frequência da AIFU Semiconductor são usados em internet via satélite, Internet das Coisas (IoT) e comunicações automotivas. A empresa vê a robótica como o próximo marco de crescimento, à medida que os robôs passam de controle pré-programado para percepção autônoma do ambiente, o que exige interação intensa com sinais sem fio. Além disso, a empresa planeja levar seus sensores SAMES aos mercados de inspeção industrial e eletrônica automotiva, visando dobrar a receita neste ano.

Huawei apresenta o artigo Tao's Law V2 sobre o método LogicFolding para aumentar as frequências de clock dos processadores Kirin

He Tingbo, membro do conselho da Huawei e presidente de negócios de semicondutores, publicou a segunda versão do artigo Tao's Law, que descreve em detalhes a arquitetura LogicFolding. Esta tecnologia permite aumentar significativamente a densidade de transistores nos chips Kirin e abre caminho para atingir frequências de clock acima de 4 GHz.

Detalhes da Tecnologia LogicFolding

De acordo com o relatório Guancha.cn, o artigo intitulado 'Time Scaling Theory for Multi-Layer Electronic Systems' foi publicado na plataforma de pré-publicações da Academia Chinesa de Ciências, ChinaXiv, em 3 de julho. Em comparação com o modelo base Kirin 9030 Pro de 2025, o chip Kirin de 2026 que utiliza LogicFolding demonstrou um aumento na densidade de transistores de 155 milhões de transistores por mm² para 238 milhões de transistores por mm², representando um aumento de 53,5%. Este progresso anteriormente exigiria três anos de escalonamento geométrico.

Princípio de Funcionamento e Perspectivas

LogicFolding é uma metodologia que divide os esquemas digitais, analógicos e de memória em camadas ativas empilhadas verticalmente. Isso garante um aumento significativo na densidade sem depender de nós tecnológicos avançados. He Tingbo apresentou um plano de desenvolvimento para a próxima década, prevendo a transição do empilhamento localizado de caminhos críticos para o empilhamento multicamadas abrangente, onde cada pacote incluirá três, quatro ou mais camadas ativas.

Este processo evolutivo é suportado pela conexão híbrida de baixa temperatura, que atenua as restrições do orçamento térmico entre as camadas, bem como pelo deslocamento dos pontos de contato das conexões de silício através de camadas dos níveis metálicos superiores para M6, liberando mais de 30% dos recursos de roteamento das camadas superiores. Espera-se que, até 2035, a densidade de transistores atinja 400 milhões de transistores por mm² ou mais.

Solução para o Problema Pós-Lei de Moore

LogicFolding resolve diretamente o problema fundamental de escalonamento de semicondutores após a Lei de Moore. O artigo afirma que a métrica tradicional de escalonamento geométrico atingiu seu limite, pois os orçamentos de desenvolvimento de nós de 2 nm excedem 1 bilhão de dólares por chip, e o custo dos transistores deixou de diminuir. A Lei Tao propõe substituir o escalonamento geométrico pelo escalonamento temporal, usando uma constante de tempo tau característica unificada como objetivo de otimização unificado em uma faixa de doze ordens de magnitude — desde velocidades de comutação de transistores em picosegundos até a resposta de data centers em segundos.

Resultados de Validação e Desafios

Foram apresentados dois exemplos de validação em condições de produção. No SoC móvel, o LogicFolding proporcionou um aumento escalonado de 55% na densidade de transistores em um nó tecnológico fixo, ao mesmo tempo que reduziu o consumo de energia em 41% com desempenho equivalente. Para sistemas de inteligência artificial, espera-se que a arquitetura de barramento unificada desenvolvida em conjunto com entrada/saída óptica perto do pacote e empilhamento 3D de ponta a superfície leve a um aumento da integração de hardware em mais de 100 vezes até 2035.

He Tingbo reconheceu que ainda existem sérios desafios, incluindo o desenvolvimento de ferramentas e metodologias, variações de processo de wafer para wafer e custos adicionais de conexões verticais. O artigo enfatiza que nenhuma organização pode resolver esses problemas sozinha, posicionando o trabalho como um relatório da indústria e um convite à participação mais ampla da indústria. Além disso, a pesquisa se baseia nas lições aprendidas com 381 chips produzidos em massa no período de maio de 2020 a maio de 2026.